专利名称：宽频范围载频预偏的中频时钟产生器的制作方法
技术领域：
本实用新型属于转发式卫星导航设备或装置技术领域，具体涉及到导航信号产生时宽频带范围的载频预偏频率信号产生器。
背景技术：
中国区域导航定位系统(电容China A电阻Rea Positioning System,简称电容CAPS)是利用我国现有的通信卫星资源，实现导航定位(P)、测速(V)、授时(T)功能的应用
卫星系统。在电容CAPS导航定位系统中，采用了 “虚拟卫星原子钟”技木，简称“虚拟钟”技木。“虚拟钟”是指导航信号在卫星上发射时间相对于地面导航上行站的发射时间有ー个时 延，这个时延随着卫星相对导航上行站的径向距离变化而改变，利用地面上的原子钟作为參考，将地面原子钟的产生时间上行延迟到卫星天线相位中心的发射时间，在无卫星原子钟的条件下实现类GPS系统的全部功能。为了精确地实现将地面原子钟的产生时间上行延迟到卫星天线相位中心的发射时间，需要在地面信号发射基带部分对本地的载波频率进行预偏处理。由于时延的变化和转发器时钟源的不稳定，使得载频的预偏量需要跟随实测的时延值进行实时变化。本实用新型采用硬件可编程技术实现了载频的实时调整。
发明内容本实用新型所要解决的技术问题在于提供一种设计合理、结构简単、频率调整分辨率高、且频率可随软件实时进行调整的宽频范围载频预偏的中频时钟产生器。解决上述技术问题所采用的技术方案是它包括用干与外部计算机进行通信的由串ロ电路；对整机进行控制的控制电路，该电路与串ロ电路相连；锁相环电路，该电路的输入端接控制电路；还包括频率综合电路，该电路的输入端接控制电路和锁相环电路。本实用新型的频率综合电路由由码频产生电路、载频产生电路连接构成。本实用新型的码频产生电路为集成电路U12的17脚接图I中集成电路U7A的AlO脚、19和21脚分别接集成电路U3的12和11脚、22脚接图I中U7A的B6脚、68和69脚分别接集成电路U9的6和7管脚、61脚通过电阻R35接电容C52的一端，电容C52的另一端接地，20脚通过电阻R34接22脚；68脚通过电阻R35接69脚；64脚通过电阻R32接3V电源正极并通过电阻R31接地、集成电路U12所有电源端接3V电源正极、地端接地、55脚接电容C40的一端、56脚接通过电阻R36接地、48脚和49脚分别接集成电路U14的I脚和3脚，电容C40和电容C50的另一端接3V电源正极。集成电路U14的2脚和5脚接地、4脚接电容C41 电容C43的一端以及通过电阻R37接地并通过电感线圈L13接电容C43和电容C44的另一端和电感线圈L14的一端，电容C42的另一端接电容C45的一端，电感线圈L14的另一端接电容C45、电容C46、电容C48的一端并通过电感线圈L15接电容C47 电容C49的一端，电容C49的另一端接集成电路U16的3脚以及通过电阻R38接地、通过电阻R39和电阻R40接3V电源正极、通过电阻R39接电容C50的一端，电容C41、电容C44、电容C46、电容C47、电容C50的另一端接地。集成电路U16的4脚电容C50的一端、5脚接电容C51的一端和3V电源正极、2脚接地、I脚通过电阻R41码频输出，电容C51的另一端接地。集成电路U12是频率综合芯片型号为AD9854AQST，集成电路U14是耦合器型号为ETC4-1-2，集成电路U16是高速电压比较芯片型号为LMV7219，集成电路U3是单片机型号为ATMWGA128L，集成电路U9是差分驱动芯片型号为MC100EP。本实用新型的载频产生电路与码频产生电路相同。系统接收外部的高精度时钟信号源和虚拟钟系统提供或人机接ロ界面输入的载频修正量；以该时钟信号源作为基准时钟源，在可编程器件FPGA内部进行分频或倍频产生 系统所需的其它时钟信号；同吋，FPGA根据虚拟钟系统提供的载频修正量实时调整输出的频率调整參数，使最終的载频输出满足系统要求的中频载波信号。本实用新型具有灵活配置频率预偏量的功能，采用中频信号产生器的导航基带单元可作为基带信号模拟源，也可作为文中提出的具有频率预偏功能的导航信号发生器。本实用新型具有设计合理、电路结构简单、体积小、分辨率高，宽频带、低噪声等优点。可用于区域定位系统导航信号产生器的基带部分。
图I是本实用新型的电气原理方框图。图2是串ロ与控制电路的电子线路原理图图3锁相环电路的电子线路原理图图4是频率综合电路的电子线路原理图。
具体实施方式
以下结合附图和实施例对本实用新型进ー步详细说明，但本实用新型不限于这些实施例。图I是本实用新型的电气原理方框图。參见图1，本实用新型由串ロ电路、控制电路、锁相环电路、频率综合电路连接构成。串ロ电路的输出端接控制电路，控制电路输出端接锁相环电路和频率综合电路，锁相环电路的输出端接频率综合电路。串ロ电路与控制电路作为系统的控制核心，由串ロ接ロ电路、单片机+可编程逻辑电路FPGA组成，完成对各エ作器件的控制和初始化。锁相环电路将输出的码时钟和中频载波时钟锁定在參考输入的时钟上。频率综合电路由两块频率综合芯片构成，一片用于产生码时钟，另一片用于产生中频载波时钟。在图2中，本实施例的串ロ电路由集成电路Ul、电容Cl、电容C2、电容C3、电容C6、电容C7连接构成，集成电路Ul是串ロ电平转换芯片型号为MAX3232。集成电路Ul的16脚接电容Cl和电容C2的以及3V电源正极、2脚接电容C2的另一端、6脚接电容C3的一端、15脚接电容C3的另一端和地、I脚和3脚接电容C6的两端、4脚和5脚接电容C7的两端、11脚和12脚接控制电路。串ロ电路用干与外部计算机进行串ロ通信。本实施例的控制电路由集成电路U2 集成电路U4、集成电路U7A、集成电路U7B、电容Cl 电容CIO、电阻Rl 电阻R10、插座Jl 插座J3、跳线开关SI连接构成，其中集成电路U2 U4，电容Cl 电容C10、电阻Rl 电阻R6、插座J1、插座J2连接成单片机系统，集成电路U7、集成电路U9、插座J3 插座J6、跳线开关SI、电阻R7 电阻RlO连接成可编程逻辑电路FPGA系统，集成电路U2是看门狗芯片型号为TPS3305、集成电路U3是单片机型号为ATMWGA128L、集成电路U4的型号为CFPS-73、集成电路U7A的型号为XC2V250、集成电路U7B的型号为XC18V04。集成电路U3的27脚和28脚分别接集成电路Ul的12和11脚、24脚接集成电路U4的输出端、20脚接集成电路U2的5脚并通过电阻R2接3V电源正极、62脚通过电阻Rl接3V电源正极、54脚接插座J2的9脚并通过电阻R5接3V电源正极、55脚接插座J2的3脚并通过电阻R3接3V电源正极、56脚接插座J2的5脚并通过电阻R4接3V电源正极、57脚接插座J2的I脚并通过电阻R6接3V电源正极、电源端接3V电源正极、地端接地，集成电路U3的54 57脚接插座J2，用于调试时接外接计算机。集成电路U2的8脚接电容C4的一端以及3V电源正极、地端接地、7脚接插座Jl的I脚，用于手动复位，电容C4的另ー端接地，集成电路U3的35 42脚分别接集成电路U7A的L6、L5、L3、L2、LI、J13、J10、J2脚，用于两个集成电路之间的数据通信。 集成电路U7A的BI、N12、Nil、M13、LlO脚分别接集成电路U7B的10、15、13、43、40脚，其间接电阻R8、电阻R9、电阻RlO作为上拉电阻，集成电路U7A的外围电容Cll和电容C1、B12、A13脚分别接集成电路U7B的31、3、7、5脚，其间接排阻电阻R7作为上拉电阻，并接插座J6用于调试时接外接计算机。在图3中，本实施例的锁相环电路由集成电路U5、集成电路U6、集成电路U8 集成电路U11，电阻Rll 电阻R30、电容Cll 电容C39，电感线圈LI 电感线圈L12连接构成的，集成电路U5是电压放大器件型号为0P184S，集成电路U6是锁相环芯片型号为ADF4001，集成电路U8是低噪声压控振荡器型号为MAX2620，集成电路U9和集成电路UlO是差分驱动芯片型号为MC100EP，集成电路Ull是分频器型号为MC12093D。集成电路U6的13脚接集成电路U7A的电容C6脚、6脚接电容C13的一端、5脚接电容C14的一端、集成电路U7A的B7脚、11脚接集成电路U3的11、12脚接集成电路U3的12脚、8脚接接集成电路Ull的4脚、2脚接电容C16的一端以及通过电阻R14接电容C18的一端并通过电阻R13接电容C17的一端和集成电路U5的同相输入3脚、I脚通过电阻R15接地、电源端接3V电源正极、地端接地，电容Cl I、电容C12为电源滤波电容。集成电路U5的反相输入端2脚通过电阻R12接输出端并通过电阻Rll接地、7脚接电容C15的一端并通过线圈LI接12V电源正极、输出端6脚通过并通过线圈L2和电阻R17接电容C22的一端和ニ极管Dl的负极，集成电路U5的输出端6脚通过线圈L2集成电路U3的61脚，集成电路U5的4脚、电容C16、电容C17、电容C18的另一端接地。电容C22的另一端接电容C20、电容C21、电容C23的一端并通过线圈L4接地，电容C20、电容C21的另一端、ニ极管Dl的正极、电容C25的一端接地，电容C23的另一端接集成电路U8的2脚和电容C24的一端。集成电路U8的5脚接电容C24和电容C25的另ー端、I脚接4脚和电容C19的一端并通过线圈L6接5V电源正极、7脚接5V电源正极、电源端接5V电源正极、地端接地，电容C27、电容C30为电源滤波电容，集成电路U5的5脚接电容C31的一端并通过线圈L8接电容C29的一端和5V电源正极、8脚接电容C32的一端并通过线圈L7接电容C28的一端和5V电源正极，电容C28、电容C29的另一端接地，电容C31的另一端接线圈L5的4脚，电容C32的另一端接线圈L9的5脚。线圈L5的5脚接地、I脚接电阻R20的一端和集成电路U9的2脚、3脚接电阻R29的另一端和集成电路U9的3脚、2脚接电容C26的一端和集成电路U9的4脚，集成电路U9的电源端8脚接电容C34的一端和电容C26的另一端并通过线圈LlO接3V电源正极、5脚接地、7脚接频率综合电路并通过电阻R19接地、6脚接频率综合电路并通过电阻R18接地。线圈L9的4脚接地、I脚接电阻R21的一端和集成电路UlO的2脚、3脚接电阻R21的另一端和集成电路UlO的3脚、2脚接电容C33的一端和集成电路UlO的4脚，集成电路UlO的电源端8脚接电容C35的一端和电容C33的另一端并通过线圈LI I接3V电源正极、5脚接地、7脚接电容C37的一端和频率综合电路并通过电阻R23接地、6脚接电容C36的一端和频率综合电路并通过电阻R22接地，电容C35的另一端接地。集成电路Ull的8脚 接电容C37的一端、I脚接电容C36的另一端、8脚接电容C37的另一端、7脚接2脚和电容C38的一端并通过线圈L12接3V电源正极、5脚接地、4脚接电阻R26的一端并通过电阻R28接地，电阻R26的另一端接集成电路U6的8脚通过电阻R24接3V电源正极并通过电阻R29接地，电阻R26的另一端通过电阻R27接电容C39的一端并通过电阻R30接地、电阻R26的另一端通过电阻R27和电阻R25接3V电源正极，电容C39的另一端接地，组成差分输出。集成电路U6的2脚输出经集成电路U5将信号放大后由6脚输出，经电阻R16、电阻R31分压后输出到集成电路U3的61脚，同时经集成电路U8的谐振电路后接到接集成电路U8的2脚，接集成电路U8输出为两路差分，作为两路单端信号分别经L5、L9耦合后接到差分驱动芯片集成电路U9、集成电路UlO的输入2和3脚，经分频后送给接集成电路U6的8脚作为锁相环鉴相输入；集成电路U9、集成电路UlO的输出分别作为图4中频率综合电路U12、U13的输入68、69脚，同时集成电路UlO的输出作为分频器Ull的输入，接脚I和8。在图4中，本实施例的频率综合电路由码频产生电路、载频产生电路连接构成。本实施例的码频产生电路由集成电路U12、集成电路U14、集成电路U16、电阻R31 电阻R41、电容C40 电容C52连接构成，集成电路U12是频率综合芯片型号为AD9854AQST，集成电路U14是耦合器型号为ETC4-1-2，集成电路U16是高速电压比较芯片型号为LMV7219。集成电路U12的17脚接图I中集成电路U7A的AlO脚、19和21脚分别接图I中集成电路U3的12和11脚、22脚接图I中U7A的B6脚、68和69脚分别接图2中集成电路U9的6和7管脚、61脚通过电阻R35接电容C52的一端，电容C52的另一端接地，20脚通过电阻R34接22脚；68脚通过电阻R35接69脚；64脚通过电阻R32接3V电源正极并通过电阻R31接地、集成电路U12所有电源端接3V电源正极、地端接地、55脚接电容C40的一端、56脚接通过电阻R36接地、48脚和49脚分别接集成电路U14的I脚和3脚，电容C40和电容C50的另一端接3V电源正极。集成电路U14的2脚和5脚接地、4脚接电容C41 电容C43的一端以及通过电阻R37接地并通过电感线圈L13接电容C43和电容C44的另一端和电感线圈L14的一端，电容C42的另一端接电容C45的一端，电感线圈L14的另一端接电容C45、电容C46、电容C48的一端并通过电感线圈L15接电容C47 电容C49的一端，电容C49的另一端接集成电路U16的3脚以及通过电阻R38接地、通过电阻R39和电阻R40接3V电源正极、通过电阻R39接电容C50的一端，电容C41、电容C44、电容C46、电容C47、电容C50的另一端接地。集成电路U16的4脚电容C50的一端、5脚接电容C51的一端和3V电源正极、2脚接地、I脚通过电阻R41作为最終的码频输出，电容C51的另一端接地。码频产生电路用于输出码频率信号。本实施例的载频产生电路由集成电路U13、集成电路U15、集成电路U17，电阻R42 电阻R52、电容C53 电容C65连接构成，所用的元器件、元器件的连接关系与码频输出电路完全相同，这里不再一一赘述。载频产生电路用于输出载频率信号。本实用新型的工作原理如下单片机集成电路U3通过串ロ电平转换芯片集成电路Ul和外接计算机连接，接收计算机的频率控制信号，按计算机要求对集成电路U12、集成电路U13进行控制，使输出的码频和中频载波频率在很宽的范围内进行变化；集成电路U6控制集成电路Ul2、集成电路U13输出的时钟信号和外接的參考时钟保持同步；集成电路U6输出用于控制低噪声集成电路U8，以产生低噪声的时钟源，降低系统整个输出时钟的相位噪声；由于集成电路U6只能 进行同频锁相，电路加入集成电路UlI进行分频，分频结果送给集成电路U6构成环路，完成对输出时钟的相位锁定。
权利要求1.一种宽频范围载频预偏的中频时钟产生器，其特征在于它包括 用干与外部计算机进行通信的由串ロ电路； 对整机进行控制的控制电路，该电路与串ロ电路相连； 锁相环电路，该电路的输入端接控制电路； 频率综合电路，该电路的输入端接控制电路和锁相环电路。
2.按照权利要求I所述的宽频范围载频预偏的中频时钟产生器，其特征在于 所述的频率综合电路由码频产生电路、载频产生电路连接构成。
3.按照权利要求I所述的宽频范围载频预偏的中频时钟产生器，其特征在于所述的码频产生电路为集成电路U12的17脚接集成电路U7A的AlO脚、19和21脚分别接集成电路U3的12和11脚、22脚接U7A的B6脚、68和69脚分别接集成电路U9的6和7管脚、61脚通过电阻R35接电容C52的一端，电容C52的另一端接地，20脚通过电阻R34接22脚；68脚通过电阻R35接69脚；64脚通过电阻R32接3V电源正极并通过电阻R31接地、集成电路U12所有电源端接3V电源正极、地端接地、55脚接电容C40的一端、56脚接通过电阻R36接地、48脚和49脚分别接集成电路U14的I脚和3脚，电容C40和电容C50的另一端接3V电源正极；集成电路U14的2脚和5脚接地、4脚接电容C41、电容C42、电容C43的一端以及通过电阻R37接地并通过电感线圈L13接电容C43和电容C44的另一端和电感线圈L14的一端，电容C42的另一端接电容C45的一端，电感线圈L14的另一端接电容C45、电容C46、电容C48的一端并通过电感线圈L15接电容C47、电容C48、电容C49的一端，电容C49的另一端接集成电路U16的3脚以及通过电阻R38接地、通过电阻R39和电阻R40接3V电源正极、通过电阻R39接电容C50的一端，电容C41、电容C44、电容C46、电容C47、电容C50的另一端接地；集成电路U16的4脚电容C50的一端、5脚接电容C51的一端和3V电源正极、2脚接地、I脚通过电阻R41码频输出，电容C51的另一端接地； 集成电路U12是频率综合芯片型号为AD9854AQST，集成电路U14是耦合器型号为ETC4-1-2，集成电路U16是高速电压比较芯片型号为LMV7219，集成电路U3是单片机型号为ATMWGA128L，集成电路U9是差分驱动芯片型号为MC100EP。
4.按照权利要求2所述的宽频范围载频预偏的中频时钟产生器，其特征在于所述的载频产生电路与码频产生电路相同。
专利摘要一种宽频范围载频预偏的中频时钟产生器，包括用于与外部计算机进行通信的由串口电路；对整机进行控制的控制电路，该电路与串口电路相连；锁相环电路，该电路的输入端接控制电路；还包括频率综合电路，该电路的输入端接控制电路和锁相环电路。本实用新型采用频率综合电路，根据虚拟钟系统提供的载频修正量实时调整输出的频率调整参数，使最终的载频输出满足系统要求的中频载波信号。本实用新型具有设计合理、电路结构简单、体积小、分辨率高，宽频带、低噪声等优点。可用于区域定位系统导航信号产生器的基带部分。
文档编号G05B19/042GK202522876SQ20112056102
公开日2012年11月7日 申请日期2011年12月20日 优先权日2011年12月20日
发明者刘枫, 王瑾, 荆文芳 申请人:中国科学院国家授时中心