一种带自动消除运放失调功能的基准源的制作方法
【专利摘要】本实用新型公开了带自动消除运放失调功能的基准源，包括基准电压产生电路、运算放大器电路、失调电压消除电路、启动电路及时钟产生及控制电路；该基准源通过时钟信号对运算放大器电路和电压失调消除电路进行控制，将运算放大器电路的输出反馈到其输入，以消除运算放大器自身的输入失调电压，使基准源所输出的基准电压不会因为运算放大器输入失调电压存在而影响到其精度和温度特性，提高基准源的性能。
【专利说明】—种带自动消除运放失调功能的基准源
【技术领域】
[0001]本实用新型涉及集成电路领域，具体涉及一种带自动消除运放失调功能的基准源。
【背景技术】
[0002]基准源广泛应用在混合集成电路设计中，随着电路系统的复杂程度越来越高，对其性能要求随之更高，片内集成的高性能基准源不可或缺。
[0003]传统的带隙基准电压源的工作原理是利用具有负温系数的PN结二极管的正向电压Vbe和具有正温系数的热电压Vt互相补偿实现；图1为传统带隙基准电压源的电路原理图，主要包括两个双极型晶体管Ql和Q2，输出电压调节电阻Rl、R2和R3以及一个运算放大器OP ;其中，Rl和R2阻值相同，Ql是一个晶体管单元，Q2是由η个并列的晶体管单元组成，均接成二级管连接形式；运算放大器OP的反相输入端接R2和R3之间的Y点，同时OP的输出端连接R2的另一端。
[0004]由于运算放大器OP的钳位作用，使得OP输入两端的端电压基本相等，即VX=VY+V0S,由于VX=VBE1，Vy=VBE2+I2.R3+^，其中，Vbei为双极型晶体管Ql的基极一发射极电压，Vbe2为双极型晶体管Q2的基极一发射极电压，I2为流过双极型晶体管Q2的电流，Vos为运算放大器OP的输入失调电压。可得:
[0005]Vbe1-Vbe2+12.Rs+Vos(I)
[0006]通过式(I)可得电流I2:
[0007]!.JkLilkilk⑵
*
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[0008]根据图1所示带隙电压基准电路的工作原理，可得所述带隙基准电压源输出的基准电压Vkef为:
[0009]VEEF=VBE2+I2.(R2+R3)(3)
[0010]将式(2 )中的I2带入式(3 )可得基准电压:...R* ■
[0011 ] I十(lg￡: - Vgrr - 1?;⑷
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[0012]根据双极型晶体管的工作特性:Λ Vbe=Vbe1-Vbe2=Vt.Inn, Vt为热电压，所以可得:
,…，,I β.>\
[0013]= IfSgj, * fit ' IIiK ".1?!/ , 11.".■."" I (5)
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[0014]由于Vbe呈负温系数，热电压具有正温系数，当运算放大器输入失调电压Vffi为零时，通过调节η和式(5)中R2/R3的比值就可以得到一个具有零温度系数的基准电压VKEF。
[0015]然而，实际运算放大器的输入失调电压Vffi不等于零，这就不可避免的对带隙基准电压源的基准电压Vkef带来一定的误差，从式(5 )可知，运放的输入失调电压被放大了 1+R2/R3倍，并且由于失调电压Vre自身也具有温度特性，这会对基准源输出电压Vkef的温度系数造成更大的影响；因此，消除基准源中运算放大器输入失调便成了获得高性能基准源的关键环节。
【发明内容】
[0016]本实用新型的目的是提供一种带自动消除运放失调功能的基准源，解决基准电压源所输出的基准电压因为运算放大器输入失调电压的存在而影响到其精度和温度特性的问题。
[0017]本实用新型的一个实施例是提供一种带自动消除运放失调功能的基准源，其特征是，包括:
[0018]基准电压产生电路；
[0019]与基准电压产生电路连接的运算放大器电路；
[0020]与运算放大器电路连接的失调电压消除电路；
[0021]分别与基准电压产生电路和失调电压消除电路连接的启动电路；及
[0022]用以产生时钟信号对启动电路、运算放大器电路和失调电压消除电路进行控制的时钟产生及控制电路。
[0023]本申请的带自动消除运放失调功能的基准源的技术方案通过时钟信号对运算放大器电路和电压失调消除电路进行控制，将运算放大器电路的输出反馈到其输入，以消除运算放大器自身的输入失调电压，使基准源所输出的基准电压不会因为运算放大器输入失调电压存在而影响到其精度和温度特性，提高基准源的性能。
【专利附图】
【附图说明】
[0024]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并构成对本申请的不当限定。在附图中:
[0025]图1示意性地示出了传统带隙基准源的电路图；
[0026]图2示意性地示出了根据本申请一个实施例的带自动消除运放失调功能的基准源的电路图。
[0027]图3示意性地示出了根据本申请一个实施例的控制信号的时序示意图。
[0028]图4示意性地示出了根据本申请一个实施例的Vkef变化示意图。
【具体实施方式】
[0029]为使本申请的目的、技术方案和优点更加清楚，以下结合附图及具体实施例，对本申请作进一步地详细说明。
[0030]在以下描述中，对“ 一个实施例”、“实施例”、“ 一个示例”、“示例”等等的引用表明如此描述的实施例或示例可以包括特定特征、结构、特性、性质、元素或限度，但并非每个实施例或示例都必然包括特定特征、结构、特性、性质、元素或限度。另外，重复使用短语“根据本申请的一个实施例”虽然有可能是指代相同实施例，但并非必然指代相同的实施例。
[0031]为简单起见，以下描述中省略了本领域技术人员公知的某些技术特征。
[0032]根据本申请的一个实施例，提供一种带自动消除运放失调功能的基准源，如图2，可以包括基准电压产生电路31、与基准电压产生电路31连接的运算放大器电路32、与运算放大器电路32连接的失调电压消除电路33、分别与基准电压产生电路31和失调电压消除电路33连接的启动电路34及用以产生时钟信号对启动电路34、运算放大器电路32和失调电压消除电路33进行控制的时钟产生及控制电路35。
[0033]根据本申请的一个实施例，基准电压产生电路31可以包括第一 PNP管Q1、第二PNP管Q2、第三PNP管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;其中:第一 PNP管Q1、第二 PNP管Q2和第三PNP管Q3的基极分别与第一 PNP管Ql、第二 PNP管Q2和第三PNP管Q3的集电极连接，第一 PNP管Ql、第二 PNP管Q2和第三PNP管Q3的发射极分别与第一电阻R1、第三电阻R3、第四电阻R4的一端相连；第二电阻R2与第三电阻R3的另一端相连，第一电阻Rl和第二电阻R2的另一端相连，并与第二 NMOS管N2的源极相连，第四电阻R4的另一端与第四NMOS管N4的源极相连；第二 NMOS管N2的栅极与第四NMOS管N4的栅极相连，并与失调电压消除电路33的输出端Vqc qut相连，第二 NMOS管N2的漏极和第四NMOS管N4的漏极分别与第一 NMOS管NI的源极和第三NMOS管N3的源极相连；第一 NMOS管NI的栅极与漏极连接，第三NMOS管N3的栅极与漏极相连，形成二极管连接形式。
[0034]根据本申请的一个实施例，时钟产生及控制电路35是通过一个三级环形振荡器产生一个简单的时钟信号后通过控制电路进行整形后输出四路方波信号VCTiP、Vctel n, Voc p和να:—Ν，其中，Vctel p和为相位相反的一对控制信号，Vo。—p和Vm为相位相反的一对控制信号P和V.—Ν分别加载在第五NMOS管Ν5与第六NMOS管Ν6的栅极，Vre—Ρ和Vre—Ν分别加载在失调电压消除电路33中第一 PMOS管Ρ1、第二 PMOS管Ρ2和第三PMOS管Ρ3上；
[0035]根据本申请的一个实施例，启动电路34为简单的比较器电路和电阻串分压电路，其工作原理将基准电压产生电路31的Z点的电平同电阻串分压电平进行比较，产生控制信号来驱使电路摆脱“简并”偏置点，其输出Vstakt与失调电压消除电路33的第七NMOS管Ν7的栅极和第八NMOS管的栅极相连。
[0036]根据本申请的一个实施例，运算放大器电路32可以包括四通道运算放大器0Ρ、第五NMOS管Ν5、第六NMOS管Ν6和电容器Cl ;其中，第五NMOS管Ν5和第六NMOS管Ν6作为开关管通过时钟产生及控制电路35产生的Vctip和vCTMJ信号来控制运算放大器OP第一组输入的输入信号；第五NMOS管Ν5的漏极和源极分别跨接在基准电压产生电路31的Y点和运算放大器OP第一组输入的正向输入端，第六NMOS管Ν6的源极和漏极分别跨接在基准电压产生电路31的X点和运算放大器OP第一组输入的正向输入端，电容器Cl 一端接运算放大器OP的正向输入端,另一端接地。
[0037]根据本申请的一个实施例，失调电压消除电路33可以包括第一 PMOS管Ρ1、第二PMOS管Ρ2、第三PMOS管Ρ3、第七NMOS管Ν7、第八NMOS管Ν8和第二、第三电容器C2、C3 ；第一 PMOS管Pl的栅极接时钟产生及控制电路产生的控制信号Vre ρ，其源极和漏极分别与第二 PMOS管Ρ2和第七NMOS管Ν7的漏极相连，同时第一 PMOS管的源极作为失调电压消除电路的输出OTT与第四NMOS管N4的栅极相连；第一 PMOS管的漏极作为失调电压消除电路的一个输入与运算放大器OP的输出Vre IN相连；第二 PMOS管P2的源极与第七NMOS管的源极相连，并作为运算放大器OP第二输入的正向输入端Vfb N，同时接第二电容器C2的一端；第二 PMOS管P2的栅极和第三PMOS管P3的栅极同时连接时钟产生及控制电路产生的控制信号Vmj ;第三PMOS管P3的漏极和第八NMOS管N8的漏极相连，同时连接运算放大器OP的输出Vre IN，第三PMOS管P3的源极和第八NMOS管N8的源极相连，并作为运算放大器OP第二输入的反向输入端VFB—P,同时接第三电容器C3的一端。
[0038]工作原理为:当电路上电或不能启动时，Z点电压比启动电路34中电阻串分压低，启动电路34中的比较器进行比较后输出Vstakt使第七NMOS管N7和第八NMOS管N8开启，强制使运算放大器OP的输出Vre IN加载到第二 NMOS管N2的栅极，使基准电压产生电路31的Q1、Q2所在的两条支路产生电流，趋势电路摆脱“简并”偏置点；当电路成功启动后，Z点电压比启动电路34中电阻串分压高，启动电路34中的比较器输出Vstakt使第七NMOS管N7和第八NMOS管N8关断，启动电路34状态锁定，不会对整体电路产生影响。
[0039]时钟产生及控制电路35的原理是通过一个三级环形振荡器产生一个简单的时钟信号后通过控制电路进行整形后输出四路方波信号p、Vctel n, Voc p, Vre—N，其中，
Vctel n为相位相反的一对控制信号，Voc p> Voc n为相位相反的一对控制信号,其时序图如图3所示。
[0040]根据时钟状态将失调电压的消除过程分为两个阶段:检测阶段和消除阶段。
[0041 ] 检测阶段开始前，由于运算放大器失调电压的存在，基准源Vkef输出的初始值与设计值有一定的差值。
[0042]检测阶段时，第一 PMOS管Pl和第六NMOS管N6导通，第五NMOS管N5、第二 PMOS管P2和第三PMOS管P3关断，运算放大器OP将其第一输入的正向输入端和反向输入端Vinp和Vim两点钳位，此时运算放大器OP第一输入的正向输入端Vinp和反向输入端Vinn相等,而Vinp和Y点电压差为Vos。
[0043]消除阶段时，第一 PMOS管Pl和第六NMOS管N6关断，第五NMOS管N5、第二 PMOS管P2和第三PMOS管P3导通，运算放大器OP第一输入的正向输入端Vinp和反向输入端Vinn同时接Y点，使得Vinp与Y点电压相等，这时Vinp与Vlffi相差Vffi,并且由于是将Vinp从X点切换到Y点，所以Vinp变化量和Y点电压变化相等，即Vinp比Vinn电压小Vffi ;由于Vinp和Vre—IN极性相同，所以Vun变低，Vfb p跟随Vk in变低并和Vre—IN相同，但由于VFB—N跟随检测阶段的I—?，所以Vfb n不变。
[0044]时钟再次翻转，电路工作在检测阶段时:第一 PMOS管Pl和第六NMOS管N6重新导通，第五NMOS管N5、第二 PMOS管P2和第三PMOS管P3再次关断，即Vinp接X点，Vinn接Y点；这时，由于第二 PMOS管P2、第三PMOS管P3关断，所以Vfb P和Vfb N值不变，均保持在上述消除阶段时的值，即Vfb P小于Vfb N，反馈到运算放大器OP输出后会导致Vre IN变高，从而使VINP、Vinn及Y点电压变高，并通过反馈将检测阶段开始前Vkef输出的初始值升高；这时，运算放大器的输入Vinp和Vlffi电平一致。
[0045]重复以上阶段，运算放大器OP第一输入端的失调电压Vqs，经过一定的时序，转换为运算放大器两反馈输入端Vfb P、VFB N之间一定电压差，从而保证运算放大器的输出不受运算放大器输入失调电压的影响，最终将检测阶段开始前Vkef输出的初始值调整至与设计值相吻合，从而提高基准源的精度和温度特性。其中，随着时钟状态和失调电压消除过程的进行，Veef的变化示意图如图4所示。
[0046]综上，本实用新型通过运算放大器输入、运算放大器输出分别设置NMOS开关管，在时钟控制信号的控制下轮流切换，仅通过一个运算放大器，将输出反馈到其输入，再经过运算放大器的运算消除运算放大器输入失调；由于时钟信号的控制作用，这个过程一直在消除失调与正常工作状态下切换，因此当运算放大器输入端产生失调后，失调消除电路就会检测到失调并自动消除，并且，由于只使用一个运算放大器，降低了整体电路的功耗。
[0047]以上所述仅为本申请的实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
【权利要求】
1.一种带自动消除运放失调功能的基准源，其特征是，包括: 基准电压产生电路； 与基准电压产生电路连接的运算放大器电路； 与运算放大器电路连接的失调电压消除电路； 分别与基准电压产生电路和失调电压消除电路连接的启动电路；及 用以产生时钟信号对启动电路、运算放大器电路和失调电压消除电路进行控制的时钟产生及控制电路。
2.根据权利要求1所述的基准源，其特征是:所述基准电压产生电路包括第一PNP管Q1、第二 PNP管Q2、第三PNP管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一NMOS管N1、第二 NMOS管N2、第三NMOS管N3和第四NMOS管N4 ； 所述第一 PNP管Q1、第二 PNP管Q2和第三PNP管Q3的基极分别与第一 PNP管Q1、第二PNP管Q2和第三PNP管Q3的集电极连接，所述第一 PNP管Q1、第二 PNP管Q2和第三PNP管Q3的发射极分别与第一电阻R1、第三电阻R3、第四电阻R4连接；第二电阻R2与第三电阻R3连接，第一电阻Rl和第二电阻R2连接，并与第二 NMOS管N2的源极相连；第四电阻R4与第四NMOS管N4的源极相连； 第二 NMOS管N2的栅极与第四NMOS管N4的栅极连接，且第二 NMOS管N2的栅极与第四NMOS管N4的栅极均与失调电压消除电路的输出端连接，第二 NMOS管N2的漏极和第四NMOS管N4的漏极分别与第一 NMOS管NI的源极和第三NMOS管N3的源极连接；第一 NMOS管NI的栅极与漏极连接，第三NMOS管N3的栅极与漏极相连。
3.根据权利要求1所述的基准源，其特征是:所述运算放大器电路包括四通道运算放大器0P、第五NMOS管N5、第六NMOS管N6和电容器Cl ； 第五NMOS管N5的漏极和源极分别跨接在基准电压产生电路的Y点和运算放大器OP第一组输入的正向输入端；第六NMOS管N6的源极和漏极分别跨接在基准电压产生电路的X点和运算放大器OP第一组输入的正向输入端；电容器Cl的一端接运算放大器OP的正向输入端，另一端接地。
4.根据权利要求1所述的基准源，其特征是:所述失调电压消除电路包括第一PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第七NMOS管N7、第八NMOS管N8、第二电容器C2及第三电容器C3 ； 第一 PMOS管Pl的栅极与时钟产生及控制电路产生的控制信号连接，第一 PMOS管Pl的源极和漏极分别与第二 PMOS管P2的漏极和第七NMOS管N7的漏极连接，且第一 PMOS管Pl的源极与第四NMOS管N4的栅极相连； 第一 PMOS管Pl的漏极作为输入端与运算放大器OP的输出端连接；第二 PMOS管P2的源极与第七NMOS管的源极连接，并与运算放大器OP第二输入的正向输入端连接，同时与第二电容器C2连接；第二 PMOS管P2的栅极与第三PMOS管P3的栅极，同时与时钟产生及控制电路产生的控制信号连接；第三PMOS管P3的漏极与第八NMOS管N8的漏极连接，同时与运算放大器OP的输出端连接，第三PMOS管P3的源极与第八NMOS管N8的源极相连，并与运算放大器OP第二输入的反向输入端连接，同时与第三电容器C3连接。
【文档编号】G05F1/56GK203950227SQ201420345849
【公开日】2014年11月19日 申请日期:2014年6月27日 优先权日:2014年6月27日
【发明者】伍莲洪, 郑薇, 周唯晔, 刘浩, 梁艳, 苏黎, 荆吉利, 尹浩, 任军, 李奎利, 童伟, 胡柳林 申请人:成都嘉纳海威科技有限责任公司