基于fpga的数据处理单元的制作方法
【技术领域】
[0001]本发明涉及数据处理技术，特别是涉及一种基于FPGA的数据处理单元的技术。
【背景技术】
[0002]典型的工业控制器采用基于微处理器的架构，需要复杂的实时操作系统和复杂的应用软件，而且嵌入式软件具有安全性低、响应速度慢及软件共模故障多的缺陷。
【发明内容】
[0003]针对上述现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种安全性高、响应速度快的基于FPGA的数据处理单元。
[0004]为了解决上述技术问题，本发明所提供的一种基于FPGA的数据处理单元，其特征在于:该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；
CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；
ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。
[0005]本发明提供的基于FPGA的数据处理单元，采用两块FPGA模块来替代传统的微处理器及操作系统的功能，其中的一块FPGA模块实现外部接口控制与系统调度控制，另一块FPGA模块实现具体应用编程，该方法采用非微处理器的硬件，不包含嵌入式软件，具有可充分验证、高安全性、快速响应和降低软件共模故障的影响等特点，这种架构相比典型的基于微处理机架构更加安全可靠。
【具体实施方式】
[0006]以下结合具体实施例对本发明作进一步详细描述，但本实施例并不用于限制本发明，凡是采用本发明的相似结构及其相似变化，均应列入本发明的保护范围，本发明中的顿号均表不和的关系。
[0007]本发明实施例所提供的一种基于FPGA的数据处理单元，其特征在于:该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；
CorePLD模块处理外部接口控制及系统调度控制，为ASPLD模块提供1接口的板级支持，CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块，这使ASPLD模块能集中处理具体应用，而不用处理奇偶校验、波特率、路由和1接口自检，CorePLD具有足够的通用性，可以独立于ASPLD，能得到充分的确认和验证，对于每个具体应用，ASPLD模块Cl是不一样的，但是Core PLCI都是一样的；
ASPLD模块用于处理具体应用，以满足用户的需求，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD 模块。
[0008]本发明实施例中，两个FPGA模块的支持电路包括挥发性存储芯片SRAM和非挥发性存储芯片NVSRAM，电源管理，复位电路和时钟产生电路。
[0009]本发明实施例中，CorePLD模块的内部可编程逻辑分为两个独立子模块，其中的一个子模块为10_Ring子模块，另一个子模块为Core_Logic子模块；其中的10_Ring子模块用于处理高/低信号转换、输入信号同步、三态转换及FPGA物理接口与C0re_L0gic子模块逻辑接口之间的数据类型转换；其中的C0re_L0gic子模块用于处理1子卡控制、ASPLD接口控制、数据处理、背板接口控制、诊断维护控制、NVSRAM控制。
[0010]本发明实施例中，ASPLD模块内具有ASPLD接口控制器、诊断维护控制器、SRAM控制器、用户定义逻辑子模块；
其中，ASPLD接口控制器用于处理ASPLD模块与CorePLD模块之间的所有通信，ASPLD接口控制器发送给CorePLD模块的信息包括ASPLD状态、1子卡输出数据、背板通信接口消息、诊断维护反馈信息、诊断维护请求信息，ASPLD接口控制器从CorePLD模块接收的信息包括CorePLD状态、1子卡输入数据和状态、背板通信接口消息、诊断维护反馈信息、诊断维护请求信息，ASPLD接口控制器还执行位功能，以验证接口的操作和数据完整性；
其中，诊断维护控制器用于ASPLD模块的操作模式控制、初始化控制、Mictor诊断接口控制、诊断请求处理，诊断维护控制器接收并响应ASPLD接口控制器的诊断/维护请求消息，用于读/写访问SRAM的内容和ASPLD的状态和控制寄存器，诊断维护控制器也处理ASPLD模块和CorePLD模块对ASPLD中的资源的请求和响应；
其中，SRAM控制器处理ASPLD模块对外部SRAM的访问，该控制器处理所有SRAM数据访问的错误检测和校正，并定期擦除SRAM的内容来及时发现和纠正SRAM数据错误，SRAM数据接口为每字36位并行数据，连续处理的字缓存在SRAM控制器内，来提供64位的数据和8位纠错码(ECC)编码；
其中，用户定义逻辑子模块用于处理具体应用程序，用户定义函数过程的输入数据从背板串行消息或1子卡输入，然后通过背板串行消息或1子卡输出命令的形式输出。
【主权项】
1.一种基于FPGA的数据处理单元，其特征在于:该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块； CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块； ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。
【专利摘要】一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core？PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。
【IPC分类】G05B19/042
【公开号】CN105094013
【申请号】CN201510448670
【发明人】姜群兴, 王晓凯, 裴宇森, 司胜剑, 朱怀宇, 周兵, 叶韬, 史腾, 穆铁刚
【申请人】国核自仪系统工程有限公司
【公开日】2015年11月25日
【申请日】2015年7月28日