分路集成稳压器的制造方法
【专利摘要】本发明公开了一种用于利用分路集成稳压器来增强外部稳压器的方法与装置。在一个实施方案中，集成电路(IC)包括耦接到供电电压节点的负载电路。该供电电压节点电耦接成从外部稳压器接收供电电压。该IC还包括耦接到供电电压节点并如负载电路在同一IC管芯上实现的分路集成稳压器。如果供电电压下降到低于指定值(例如，增大的电流需求)，则该集成稳压器便可开始向负载供应电流。这样可能使得供电电压返回到其指定值的指定范围内，同时允许外部稳压器有足够的时间对增大的电流需求作出响应。因此，可使供电电压节点上的电压下降最小化。
【专利说明】
分路集成稳压器
技术领域
[0001] 本公开涉及电子电路，并且更具体地涉及用于向集成电路分配电力的稳压器。
【背景技术】
[0002] 稳压器是一种接收源电压并向负载电路（即，消耗由稳压器提供的电力的电路)提 供经调整的输出电压的电路。更具体地，该电路旨在提供指定值处的输出电压，其中变化在 指定范围内。
[0003] 存在很多不同类型的稳压器。一种类型被称为线性稳压器，其通常提供比输入电 压更低的输出电压。对于线性稳压器而言，输入电流和输出电流基本上相等。因为输入电流 和输出电流基本上相等，所以与输送到负载电路的量相比，线性稳压器会消耗大量电力，从 而浪费附加电力。
[0004] 开关稳压器是另一种类型的常用稳压器。开关稳压器可接收DC(直流)输入电压并 在多个不同相中提供DC输出电压。每个相可对应于电感器，其中每个电感器耦接到稳压器 的输出节点。在一个不例性开关稳压器中，可在周期的一部分内通过第一电感器提供输出 电压，然后通过第二电感器提供输出电压，并且以此类推。稳压器内的开关电路可从一个电 感器切换到下一个电感器，以向输出节点传输输出电压。开关稳压器通常比线性稳压器更 高效，因为可设计它们使得输出功率基本上等于输入功率。
[0005] 开关稳压器还可被实现为升压稳压器或降压稳压器。在升压稳压器中，所提供的 输出电压可大于所接收的输入电压，其中输入电流大于输出电流。相反，在降压稳压器中， 输出电压可小于输入电压，其中输出电流大于输入电流。
【发明内容】
[0006] 本发明公开了一种用于利用分路集成稳压器来增强外部稳压器的方法与装置。在 一个实施方案中，集成电路（1C)包括耦接到供电电压节点的负载电路。该供电电压节点电 耦接成从外部稳压器接收供电电压。该1C还包括耦接到供电电压节点并如负载电路在同一 1C管芯上实现的分路集成稳压器。在外部稳压器正在指定值的指定范围内供应供电电压 时，该集成稳压器可为不活动的。然而，如果供电电压下降到低于指定值(例如，响应于来自 负载电路的电流需求突然增大），则该集成稳压器便可开始向负载供应电流。这样可能使得 供电电压返回到其指定值的指定范围内，同时允许外部稳压器有足够的时间对增大的电流 需求作出响应。因此，可使供电电压节点上的电压下降最小化。
[0007]在一个实施方案中，一种方法包括外部稳压器向1C上的供电电压节点提供供电电 压。该方法还包括监测供电节点上的电压。该1C包括集成于其上的与外部稳压器布置成分 路配置的第二稳压器（即，内部稳压器的输出也耦接到1C上的供电电压节点）。如果供电节 点上的电压下降到低于阈值电平(例如，由于来自负载电路的电流需求迅速增大），则集成 稳压器可开始经由供电电压节点来向负载电路提供电流。这样可使供电电压节点上的任何 电压下降的大小和持续时间最小化。可由集成稳压器在足以允许外部稳压器对负载上变化 的条件作出响应的持续时间内提供电流。该集成稳压器可在触发提供电流的条件之后的某 个时间点处停止向负载提供电流。
【附图说明】
[0008] 下面的【具体实施方式】将参照附图进行描述，现在对附图进行简要说明。
[0009] 图1是包括耦接到集成电路(1C)的外部稳压器的系统的一个实施方案的框图。
[0010] 图2A和图2B是示出了在集成稳压器的一个实施方案中使用的脉冲发生电路的不 同实施方案的示意图。
[0011] 图3是没有内部稳压器增强的外部稳压器的一个实施方案的操作的图示。
[0012] 图4是具有外部稳压器和具有集成稳压器的1C的系统的一个实施方案的操作的图 不。
[0013] 图5是具有外部稳压器和具有集成稳压器的1C的系统的一个实施方案的操作的另 一个图不。
[0014] 图6是由在集成稳压器的一个实施方案中使用的脉冲发生电路的一个实施方案生 成的脉冲的图示。
[0015] 图7是示出了脉冲发生电路的一个实施方案的操作的状态图。
[0016] 图8是示出了包括外部稳压器和在1C上实现的集成稳压器的系统的一个实施方案 的操作的流程图。
[0017]图9是例不性系统的一个实施方案的框图。
[0018] 尽管所公开的主题易受各种修改形式和替代形式的影响，但其具体实施方案在附 图中以实施例的方式示出并且将在本文中详细描述。然而，应当理解，附图及对附图的详细 描述并非旨在将所公开的主题限制于所公开的特定形式，而正相反，其目的在于覆盖落在 由所附权利要求书所限定的所公开主题的实质和范围内的所有修改形式、等同形式和替代 形式。本文所使用的标题仅用于组织目的，并不旨在受到说明书的范围的限制。如在整个本 专利申请中所使用的那样，以允许的意义（即，意味着具有可能性)而非强制的意义（即，意 味着必须）使用字词"可能" 一词。类似地，字词"包括"（"include"、"including"和 "includes"）是指包括但不限于。
[0019] 各种单元、电路或其他部件可被描述为"被配置为"执行一项或多项任务。在此类 上下文中，"被配置为"是一般表示"具有"在操作期间执行一项任务或多项任务的"电路系 统"的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可 被配置为执行该任务。一般来讲，形成与"被配置为"对应的结构的电路可包括硬件电路和/ 或存储可执行以实现该操作的程序指令的存储器。该存储器可包括易失性存储器(诸如静 态随机存取存储器或动态随机存取存储器)和/或非易失性存储器(诸如光盘或磁盘存储装 置、闪存存储器、可编程只读存储器等）。类似地，为了描述中的方便，可将各种单元/电路/ 部件描述为执行一项或多项任务。此类描述应当被解释成包括短语"被配置为"。表述被配 置为执行一项或多项任务的单元/电路/部件明确地旨在对该单元/电路/部件不援引对 35U.S.C.§112第f段的解释。
【具体实施方式】
[0020] 本公开涉及在1C上实现并结合外部稳压器使用的分路集成稳压器。向1C上的负载 电路(例如，片上系统或S0C)提供的供电电压可经由供电电压节点来提供，外部稳压器和集 成稳压器两者的输出端耦接到该供电电压节点。在操作期间，外部稳01压器被用作负载电 路的主要电源，其中集成稳压器被用于增强外部稳压器。
[0021] 外部稳压器(EVR)通常具有良好的效率。然而，外部稳压器也可能经受响应于负载 电路的条件变化而导致的很长的延迟。例如，外部稳压器可能无法对负载电路电流需求的 突然增加作出及时响应，这可能使得电压下降。外部稳压器也可能受到体积电容要求和放 置距离要求的限制。
[0022]考虑到其接近负载电路，集成稳压器（IVR)可能比EVR具有显著更好的延迟特性。 使用如上文相同的示例，IVR可对负载电路电流需求的突然增大作出更快响应，并且在很多 情况下，可避免EVR可能发生的电压下降。然而，IVR通常对电容和磁学性质具有比EVR显著 更严格的要求，从而使其设计和实现复杂化。
[0023]因此，在本公开中，将IVR用于增强EVR。来自EVR和IVR的电流输出被并联短接(分 流hEVR可被用作与IVR实现于同一 1C管芯上的负载电路的主要电源。然而，IVR可通过向负 载供应附加电流来对负载条件变化诸如电流需求快速增大作出响应，这样可防止或至少减 少电压下降的持续时间和大小。可在足够长持续时间内由IVR供应附加电流，以允许EVR对 变化的负载条件作出响应。在EVR提供指定容限内的功率(例如，1.0伏，± 5 % )时，分路IVR (SIVR)可不工作，其中不向供电电压节点提供任何电流。
[0024]利用SIVR增强EVR可使得对两个电路的设计要求不那么严格。然而，对本领域的技 术人员显而易见的是，实施SIVR以增强EVR可能会导致附加设计考虑，在仅使用EVR或IVR时 本来是不存在这些问题的。
[0025] 现在转向图1，其示出了包括1C和EVR的系统的一个实施方案的框图。在所示实施 方案中，EVR 18耦接到1C 10上的供电电压节点，后者实现于封装5中。所示实施方案中的 EVR 18包括四相DC-DC降压转换器181 (电感器L1-L4中的每个电感器具有一个相输出）。然 而，需注意，本公开不限于DC-DC降压转换器类型的稳压器。相反，可利用适于用作1C的外部 电压源的几乎任何类型的电路或源来实现本公开。
[0026] 所示实施方案中的1C 10实现于封装5上，该封装5可以是适于容纳1C的任何类型 的封装。封装5还包括解耦电容，其在本文被示为C_Dcap的各个实例。还可在封装5内实现一 个或多个电感，其中L5为代表性实例。
[0027]从所示实施方案中的DC-DC降压转换器181提供的供电电压可基于参考电压输入。 在所示的实施方案中，参考电压被作为数字字词而被提供给数模转换器(DAC) 182。可将数 字字词转换成模拟电压并提供给DC-DC降压转换器181的参考电压输入端(REFhDC-DC降压 转换器181还可通过VSUP输入端来接收输入电压。可从电池或其他EVR 18外部的源提供输 入电压。
[0028] 所示实施方案中的DC-DC降压转换器181还包括耦接到供电电压节点的反馈输入 (FB)。DC-DC降压转换器181内的电路(本文未示出）可使用该反馈对电流需求变化作出响 应。
[0029] 所示实施方案中的1C 10包括片上系统(SOC)ll，其为经由供电电压节点向其供电 的负载电路。S0C 11中可包括多个不同的电路，诸如通用处理器、图形处理器、存储器阵列、 输入/输出（I/O)电路等。
[0030] 在实施方案中示出的SIVR 20包括耦接到供电电压节点的输出端。尽管在这一特 定附图中仅示出了单个电感器L5，但需注意，SIVR 20也可被实现为多相(例如，四个)DC-DC 转换器，从而可将多个电感器耦接到输出节点。所示实施方案中的SIVR 20可从芯片外（也 可在封装外）的另一个源接收电力(VDDHKSIVR20接收电力所来自的源可以是另一个EVR、 电池或另一个适当的源。需注意，如果SIVR 20的电源是另一个EVR，则后者的稳压要求可能 较松。所示实施方案中的SIVR 20被配置为在与EVR18基本上相同的电压下提供输出电流。
[0031] 在S0C 11操作期间，EVR18充当主要电源。在很长持续时间内负载条件相对稳定 时，可由EVR 18在指定电压下供应由S0C 11汲取的电流。然而，在S0C 11对电流的需求迅速 增大使得EVR 18不能及时对变化作出响应时，SIVR 20可变成活动的。SIVR20可提供电流以 满足S0C 11的需求，同时还减小供电电压节点上本来可能发生的任何电压下降。
[0032] 在所示的实施方案中，SIVR 20包括比较器电路23。在一个实施方案中，比较器电 路23可将供电电压节点上的电压与阈值电压进行比较。如果供电电压节点上的电压下降到 低于阈值电压，则比较器电路23可生成一个或多个指示，该指示可使得SIVR 20生成电流， 以增强由EVR 18供应的电流。供电节点上的电压的下降可能是S0C 11需要的电流变化导致 的电压下降。由SIVR 20提供的电流可减小电压下降的量，甚至可能使得供电电压保持在指 定的容限极限内。SIVR 20可继续提供一段时间，使得EVR 18能够对改变的电流需求作出充 分响应。在一些实施方案中，SIVR 20向供电电压节点（从而向S0C 11)提供电流的持续时间 可以是预先确定的，但并非对于所有实施方案均必然是这种情况。
[0033]在其他实施方案中，并非将供电电压与阈值电压进行比较，比较器23可确定某一 指定持续时间内的电压变化的速率，并可使得SIVR 20基于该变化速率来向S0C 11提供电 流。在另一个实施方案中，比较器电路23可使用多个参数(例如，供电电压及其变化速率)来 确定SIVR 20是否向S0C 11提供电流。
[0034]通常，可使用任何适当的电路来确定S0C 11需要的电流快速增大。该电路然后可 向SIVR 20提供指示使其激活，从而在供电电压节点上提供来自其的附加电流。SIVR 20可 在有限时间内提供允许EVR 18对S0C 11的变化需求作出充分响应的附加电流。
[0035]需注意，图1中仅示出了SIVR20的单个实例。然而，本公开不限于单个实例。在很多 1C中，可实施多个功率域，每个域工作于与其他供电电压不同的供电电压下。因此，可实现 SIVR 20的多个实例。此外，也可实现EVR 18的多个实例。
[0036]图2A和图2B是分别示出了在集成稳压器的一个实施方案中使用的脉冲发生电路 的不同实施方案的示意图。任一个脉冲发生电路201和202可用于实施SIVR20。每个脉冲发 生电路可以生成一系列脉冲，经由电路的输出节点来向供电电压节点提供该一系列脉冲 (在两者中均被示为Vout)，以便向S0C 11提供电流。
[0037]脉冲可由脉冲发生电路201或202的给定实施方案生成，该脉冲发生电路201或202 可通过对应的驱动电路205完成。需注意，在所示的每个实施方案中，为了简单起见，仅示出 了单个驱动电路205(和对应的电感器）。然而，如上所述，由于SIVR 20可被实现为多相DC-DC转换器，因此每一者中可存在驱动电路205和对应耦接的电感器的多个实例，其中每相一 个实例。例如，如果SIVR 20被实现为四相DC-DC转换器，则可存在驱动电路205的四个实例 以及耦接到其输出端的对应电感器。
[0038]每个驱动电路205包括耦接到电压节点（例如，Vddh)的PM0S晶体管和耦接到地节 点的匪0S晶体管，两个晶体管在两者中的驱动输出节点(Vph)处彼此耦接。如本文所示，电 感器L5 (实现于封装5中）耦接在驱动器输出节点和电路的输出节点之间，该输出节点即供 电电压节点。前置驱动电路212耦接到PM0S和匪0S晶体管(分别为P1和N1)中的每一者的栅 极端子。前置驱动电路可交替地一次一个地激活PM0S晶体管和NM0S晶体管。在激活PM0S晶 体管时，朝Vddh上拉驱动器输出节点Vph。在激活匪0S晶体管时，朝接地部下拉驱动器输出 节点Vph。前置驱动电路212可基于从有限状态机(FSM)211接收的Bdrv信号和Tdrv信号来激 活或去激活PM0S晶体管和NM0S晶体管。在任何给定时刻，在该实施方案中可基于以下真值 表由Bdrv信号和Tdrv信号来确定驱动器输出节点Vph的状态。
[0040] 在一个实施方案中，在某种意义上，FSM 211可向前置驱动电路212输出使得生成 脉冲的Bdrv信号和Tdrv信号，从而使得在供电电压节点上提供电流。每个脉冲可包括可为 在驱动器输出节点Vph上生成的对应方波脉冲的结果的一系列三角波脉冲。在节点Vph上生 成方波时，在输出节点Vout (供电电压节点）上生成三角波，因为电感器不允许电流中存在 瞬时变化。可生成每个脉冲，从而生成其三角脉冲，以在相对于峰值电流的适当比例下提供 期望的平均电流值。下文相对于图6更加详细地解释示例性脉冲及其解释。
[0041] 所示实施方案中的FSM 211被配置为响应于接收到Send_CC信号而开始生成脉冲， 该Send_CC信号可从比较器电路23接收。下文参考图7中所示的状态图进一步论述FSM 211 相对于脉冲发生电路的一个实例的操作。
[0042] 如前所述，可将SIVR 20实现为多相转换器。在一些实施方案中，可实现FSM 211的 单个实例，其中FSM 211的该单个实例针对每个相来控制对应的前置驱动电路212和驱动器 205。在另一个实施方案中，可在每个相上实现FSM 211的独立实例。
[0043]图2A中所示的脉冲发生电路(201)的实施方案包括被耦接成向FSM211提供信息的 校准电路214。校准电路214被耦接成从驱动器输出Vph接收电流信号（I感测)并从输出节点 V输出接收电压信号(V感测）。基于这些信号的值，校准电路214可生成通过校准总线(Cal_ Bus)发送以在生成三角脉冲序列时使用的信息。由该实施方案中校准电路214生成的信息 包括计数值(指示脉冲计数）、斜线上升到峰值电流的计数、脉冲的三角部分期间计数的时 间（初始斜线上升之后）、脉冲的三角部分期间倒计数的时间（也在初始斜线上升之后），以 及从峰值电流斜线下降回到零电流的计数。使用该信息，FSM 211可使得在峰值电流和平均 电流的期望值处针对期望宽度来生成脉冲。该电流可被负载电路经由供电电压节点接收， 并可在EVR 18不能立即对增大的电流需求作出响应时补偿电流的任何效率低下。SIVR 20 可使用脉冲发生电路201的一个或多个实例来生成一系列此类脉冲。
[0044]图2B中所示的脉冲发生电路（202)的其他实施方案不包括校准电路，因此不计算 前一段中所述的各个值。相反，电流比较器219控制电流斜线上升到峰值电流。在电流斜线 上升之后，可根据时钟信号来生成脉冲的三角形，直到在脉冲结束时斜线下降到零。
[0045] 值Npeak是n比特数字控制信号，其使用IDAC(当前数模转换器)来选择峰值电流I 峰值。可从SIVR 20内或外部的寄存器或其他存储单元接收该数字控制信号。I感测是跟踪 PM0S晶体管P1向电感器中发送电流的实时电流。在I感测大于或等于I峰值时，电流比较器 生成信号AtPeak，并且FSM可使SR锁存器209上的复位R生效(通过与门221)，在该实施方案 中，SR锁存器还被耦接以从FSM 211接收使能信号R_en。这继而可使得匪0S晶体管N1导通， 并且PM0S晶体管P1截止(假设Tdrv被解除生效）。在电流I感测降到低于I峰值值之后的某个 点处，FSM 211可经由与门217使得SR锁存器上的Set S生效。与门217被耦接成从FSM 211接 收时钟信号和使能信号3_611。在响应于来自与门217的高输出设置SR锁存器209时，使Bdrv 信号生效，从而前置驱动器使得PM0S晶体管P1导通，并且NM0S晶体管N1截止(假设Tdrv被解 除生效）。可重复这一循环，直到该电路响应于FSM 211使Tdrv信号生效而使电流斜线返回 到零。在FSM 211使Tdrv信号生效时，PM0S晶体管P1和NM0S晶体管N1被截止，从而使驱动器 输出节点Vph处于三态中。在驱动器输出节点变为三态时，其上的电流可能在生成下一个脉 冲之前降回到零。FSM 211还可在SIVR 20不提供任何电流时使得驱动器输出节点变成三 〇
[0046] 图3是没有SIVR增强的EVR的一个实施方案的操作的图示。在例示的实施例中，示 出了两个曲线图。上一个曲线图示出了负载电流（Iu^d)的突然增大，以及EVR提供的电流 (Ievr)的对应增大。在曲线图中可看出，EVR的响应比负载需求的电流增大慢得多。因此，如 下方曲线图中所示，EVR响应于电流需求增大的延迟使得所示的电压下降。这种电压下降是 不期望的，因为供电电压可能会降低到低于容限下限。这又可能使得负载电路内电路发生 故障。
[0047] 由于SIVR可能对于负载电流需求的迅速增大的响应具有更低延迟，因此可用于填 充由图3所示的EVR的更高延迟导致的电流间隙。这又可减小电压下降的量。图4中示出了这 种情况，图4是具有EVR和具有SIVR的1C的系统的一个实施方案的操作的图示。上方曲线图 示出了相同的电流响应作为其在图3中的对应曲线。如图4的下方曲线图中所示的，增大的 电流需求仍然可能使得电压下降。然而，电压下降的大小可能由于SIVR提供的增强而显著 更小。在至少某些情况下，尽管EVR有延迟，但这可能使得供电电压保持在容限内。
[0048]图5是具有EVR和具有SIVR的1C的系统的一个实施方案的操作的另一个图示。在上 方曲线图中，示出了由于负载电路电流需求的迅速增大导致的电压改变的另一个实施例。 在该曲线图中，示出了针对EVR和SIVR两者的组合电压Vdd以及与SIVR分开的EVR的贡献。如 曲线图中所示，E VR电压下降并因此导致激活SIVR。在激活SIVR时，组合的SIVR+E VR电压阻 止供电节点上的电压下降，其中在EVR对增大的负载电流需求作出响应时，组合电压稳定到 稳定值。
[0049] 在底部曲线图中，示出了来自EVR、SIVR的电流和组合EVR/SIVR电流。SIVR对供电 电压节点上总电流的贡献由粗体三角形指示。在供电节点上的电压下降并且SIVR响应于其 而被激活时，其对电流的贡献迅速斜线上升(在该具体实施例中，l〇〇ns升高6安培，但这并 非意在限制）JIVR电流然后在EVR响应时缓慢斜线降低到零。
[0050]如该曲线图以及图3和图4中所示的，在没有SIVR时，EVR的响应比来自SIVR的电流 斜线升高慢得多。具有来自SIVR的增强，即使SIVR存在，来自EVR的电流升高保持缓慢但不 会达到相同的峰值水平。相反，EVR电流开始更快地变平整。由于SI VR响应迅速，因此组合电 流也迅速升高。在EVR对改变作出响应并且SIVR电流斜线降低时，组合电流继续稳定化，直 到在SIVR电流返回到零时稳定。
[0051]需注意，图3-图5中所示的曲线图是示例性的，并且不适用于本文公开的方法和装 置的所有实施方案。相反，设想各种实施方案落在本公开的范围内，其相应的响应(包括具 体电压、电流和时间值)与上文论述的实施例中所示而有所变化。
[0052]图6是由在集成稳压器的一个实施方案中使用的脉冲发生电路的一个实施方案生 成的脉冲的图示。如上所述，为了生成来自SIVR的电流，可从其中的脉冲发生电路输出一系 列脉冲。在一个实施方案中，所生成的脉冲可看起来类似于图6中所示的示例性脉冲。
[0053]在生成脉冲之前，驱动电路(例如，图2A或图2B中的任一者中的驱动电路205)可为 不活动的，其中两个晶体管截止并且其输出节点为三态。生成脉冲可开始于电流在时间T上 升期间从零斜线上升到峰值电流I峰值时激活晶体管(例如，PM0S晶体管）中的一个晶体管。 在达到峰值电流之后，另一个晶体管(例如，NM0S晶体管)被激活，而电流斜线升高期间工作 的晶体管被去激活。电流然后在有限时间内降低。在该具体实施例中，电流降低到平均电流 值I Avg，但这对于各个实施方案中生成的脉冲而言并不一定为真。之后，可使活动的晶体管 截止，并且使不活动的晶体管导通，其中电流开始再次升高。该电流可在时间Ti中再次升高 到峰值电流值。在达到峰值电流之后再次切换晶体管，并且电流在时间T 2内降低。该循环自 身重复多次，直到两个晶体管被去激活。之后，电流在时间T下降内从峰值电流下降到零。 [0054]对于要提供的给定量的平均电流（I平均），希望限制峰值电流I峰值。对于单个三 角形脉冲，比率0= I平均/I峰值为0.5。这个比率可能不符合需要，因为峰值电流是平均电 流的两倍。在图6所示的实施例中，并非使用单个三角形脉冲，所生成的脉冲在电流初始斜 线升高之后包括多个三角形峰和谷。为了获得脉冲内的多个三角形的平均电流与峰值电流 的期望比率，可使用如下公式 :0=[N+l-sqrt(N+l)/]N，其中N是时间T2的向下斜坡的数量。 或者，可认为值N是指向下方的三角形的数量。在这种情况下，N+1是峰或指向上方的三角形 的数量。
[0055] 使用图6中所示的实施例，N = 8的值使得0 = 0.75,并且在该实施例中，在每个脉冲 的平均电流为6A时使得每个脉冲的峰值电流为8A。通常，可选择数字N以实现所得脉冲的平 均电流和峰值电流的期望比率。
[0056] 可选择平均电流与峰值电流的期望比率，从而防止电感器因为来自更大磁场的磁 通量而饱和。磁场将基于瞬时峰值电流而饱和。磁饱和可能损坏或破坏电感器。因此，可选 择数字N和所得的比率0，以将峰值电流限制到不会使SIVR的输出电感器饱和的值。然而，还 希望提供充分大的峰值电流以填充由EVR的更高延迟造成的间隙。此外，对于更高带宽的系 统，希望具有更少数量的三角形。因此，选择0的值包括平衡期望带宽和期望的平均电流，同 时提供足以生成平均电流同时不会使SIVR的输出电感器饱和的峰值电流值。
[0057] 在SIVR主动向负载电路提供电流时，可将所选择的脉冲传输多次。如果希望为图5 中所示的Ism实现三角形状，可在来自SIVR 20的总电流斜线下降到零时增大相继脉冲之 间的间隔。可通过相继切换多个驱动电路诸如上文参考图2A和图2B所述的驱动电路来生成 脉冲。
[0058] 图7是示出了具有驱动电路的脉冲发生电路的一个实施方案的操作的状态图。本 文的状态图适用于驱动电路的一个实例，但应当理解，在脉冲发生电路的各个实施方案中 可存在驱动电路的多个实例，从而可通过交叠的方式同时执行状态图的多个实例。需注意， 可将所示的状态图用于上文所示的脉冲发生电路的实施方案，以及本文未明确论述的其他 实施方案。
[0059] 在状态705中，脉冲发生电路处于等待状态中，因为SIVR不活动。在该实施方案中， Tdrv信号被生效为逻辑1，从而使驱动电路成为三态。在FSM接收到Send_CC信号时，可解除 Bdrv信号的生效并使Bdrv信号生效，从而导致激活驱动电路中的PM0S晶体管(状态710)。发 起对Nup的计数，因为电流在斜线升高。Nup的计数是允许电流从零斜线升高到其脉冲峰值 的时间。在状态715中，发起对N2的计数，其中将Bdrv解除生效回到逻辑0。N2的计数是Bdrv 保持为低，从而电流处于从其峰值下坡的时间。需注意，在该时间期间，NM0S晶体管是活动 的，因为只要Bdr iv为逻辑0并且Tdrv也是逻辑0时Vph便被拉向接地部。在状态720中，再次 针对N1的计数使Bdrv生效，N1的计数是电流处在给定三角形的谷向峰值电流的上坡的时 间。在725中，在Bdrv仍然高时，内部计数器增大N的值，N的值是给定脉冲中的三角形数量， 如上文参考图6所述的。在状态730中，如果N的值小于Nc的值(针对脉冲选择的三角形数量， 在上述公式中示为N)，则过渡回状态715并且重复该循环。该循环将继续，直到达到Nc的计 数。一旦达到Nc，便过渡到状态735，亲自将Bdrv解除生效到逻辑零，并且通过使Tdrv生效到 逻辑1使驱动电路成为三态的。该电流在Ndown计数内斜线下降到零，并且该方法然后返回 到705的等待状态。
[0060] 图8是用于将SIVR结合EVR使用的方法的一个实施方案的流程图。可将方法800用 于上述任何硬件/电路实施方案。此外，可能并且设想，可通过本文未论述的其他硬件/电路 实施方案来利用该方法800。
[00611方法800开始于从EVR向1C提供供电电压(框805) AVR可在各个电流值提供供电电 压。EVR尝试在指定值并在指定容限内以及在负载电路需要的电流下提供供电电压。对于负 载需求电流的较慢和/或小的变化，EVR可能够提供指定电压的容限内的电流。
[0062]在EVR提供供电电压时，监测1C内的供电电压节点上的电压(框810)。供电电压节 点是EVR向其提供供电电压并且负载电路从其接收电力的节点。需注意，本文所示的实施方 案论述的是监测供电电压值，在其他实施方案中可监测其他电气值。例如，监测电流和/或 电压变化率的实施方案是可能的并且被设想。
[0063]如果检测到电压下降(框815,是），SIVR便将在有限持续时间内向负载电路提供电 流(框820)。在一些实施方案中，持续时间可以是预先确定的，或在其他实施方案中可在运 行中确定。在任一种情况下，期望SIVR在足以允许EVR对来自负载电路的导致电压下降的电 流需求增大作出响应的时间内提供电流。通过从延迟远低于EVR的SIVR提供电流，可填充负 载电路需要的电流和EVR提供的瞬时电流之间的间隙。从SIVR提供电流还可减小负载需求 电流迅速增大造成的任何电压下降的大小，并可使得供电电压值能够保持在其指定的容限 内。
[0064]在未检测到电压下降时(框815,否），继续由EVR单独地提供供电电压。此外，一旦 SIVR在有限持续时间内提供电流，EVR便可恢复单独地向1C的负载电路提供供电电压。
[0065]随后转向图9,其示出了系统150的一个实施方案的框图。在例示的实施方案中，系 统150包括耦接到外部存储器158的集成电路10的至少一个示例。集成电路10耦接到一个或 多个外围设备154和外部存储器158。还提供了向集成电路10供应供电电压以及向存储器 158和/或外围设备154供应一个或多个供电电压的电源156。在一些实施方案中，可包括集 成电路10的多于一个实例(也可包括多于一个外部存储器158)。
[0066] 根据系统150的类型，外围设备154可包括任意期望的电路。例如，在一个实施方案 中，系统150可以是移动设备(例如，个人数字助理(PDA)、智能电话等），并且外围设备154可 包括用于各种类型的无线通信的设备，诸如WiFi、蓝牙、蜂窝、全球定位系统等。外围设备 154还可包括附加存储装置，该附加存储装置包括RAM存储装置、固态存储装置或磁盘存储 装置。外围设备154可包括用户界面设备诸如显示屏，该用户界面设备包括触摸显示屏或多 触摸显示屏、键盘或其他输入设备、麦克风、扬声器等。在其他实施方案中，系统150可以是 任何类型的计算系统(如台式个人计算机、膝上型电脑、工作站、平板电脑等）。
[0067] 外部存储器158可包括任何类型的存储器。例如，外部存储器158可以是SRAM、动态 RAM(DRAM)(诸如同步DRAM(SDRAM))、双数据速率（001?、001?2、001?3、1^001?1、1^001?2等） SDRAM、RAMBUSDRAM等。外部存储器158可包括存储器设备被安装到的一个或多个存储器模 块，诸如单列直插存储器模块(SIMM)、双列直插存储器模块(DIMM)等。
[0068] 一旦充分理解了以上公开，很多变型和修改对于本领域的技术人员而言将变得显 而易见。本发明旨在将以下权利要求书解释为涵盖所有此类变型和修改。
【主权项】
1. 一种集成电路，包括： 负载电路;和 内部稳压器，所述内部稳压器在供电电压节点处耦接到所述负载电路，其中所述集成 电路进一步包括被配置为从外部稳压器向所述供电电压节点提供电压的输入端，其中所述 内部稳压器被配置为响应于确定由所述外部稳压器提供的输出电压低于预先确定的阈值 而向所述负载电路提供电流。2. 根据权利要求1所述的集成电路，其中所述内部稳压器和所述外部稳压器中的每一 者为被配置为在多相中提供相应输出电压和电流的开关稳压器。3. 根据权利要求2所述的集成电路，其中所述内部稳压器包括脉冲发生电路，其中所述 脉冲发生电路被配置为响应于确定由所述外部稳压器提供的所述输出电压低于所述预先 确定的阈值而生成多个脉冲。4. 根据权利要求3所述的集成电路，其中所述脉冲发生电路包括前置驱动电路、上拉晶 体管和下拉晶体管，其中所述上拉晶体管和所述下拉晶体管耦接到输出节点。5. 根据权利要求4所述的集成电路，其中所述脉冲发生电路被配置为在生成脉冲期间 激活所述上拉晶体管N+1次，激活所述下拉晶体管N次，并且在所述脉冲结束时使所述输出 节点成为三态，其中N为整数值。6. 根据权利要求5所述的集成电路，其中通过公式β= [N+l-sqrt(N+l)/]N来计算针对 所述脉冲的平均电流与峰值电流的比率β。7. 根据权利要求1所述的集成电路，其中所述内部稳压器被进一步配置为继续供应电 流，直到由所述外部稳压器提供的所述输出电压返回到等于或大于所述预先确定的阈值的 值。8. 根据权利要求1所述的集成电路，其中所述内部稳压器包括直流到直流(DC-DC)降压 稳压器。9. 一种方法，包括： 从在集成电路（IC)外部实现的第一稳压器来向在所述IC上实现的负载电路提供电压； 以及 在所述电压低于阈值时，从在所述IC上实现的第二稳压器来向所述负载电路提供电 流。10. 根据权利要求9所述的方法，其中向所述负载电路提供电流包括响应于当所述电压 低于所述阈值而由所述第二稳压器中的脉冲发生电路来向所述IC上的供电电压节点输出 多个脉冲，其中所述第一稳压器和所述第二稳压器两者的输出端耦接到所述供电电压节 点。11. 根据权利要求10所述的方法，还包括在所述电压大于或等于所述阈值时，所述第二 稳压器中止向所述负载电路提供电流。12. 根据权利要求10所述的方法，还包括由所述脉冲发生电路通过以交替序列激活各 自耦接到输出节点的上拉晶体管和下拉晶体管来生成脉冲，并且还包括所述脉冲发生电路 在不生成脉冲时使所述输出节点成为三态。13. 根据权利要求12所述的方法，其中生成脉冲包括所述脉冲发生电路在生成所述脉 冲期间，激活所述上拉晶体管Ν+1次，并且激活所述下拉晶体管N次，其中N为整数值。14. 根据权利要求13所述的系统，其中N基于由所述脉冲发生电路输出的平均输出电流 与由所述脉冲发生电路输出的峰值电流的比率。15. -种系统，包括： 第一稳压器;和 集成电路（1C)，所述集成电路（IC)包括负载电路和第二稳压器，其中所述第一稳压器 在所述IC外部，其中所述负载电路在供电电压节点处耦接到所述第一稳压器和所述第二稳 压器，其中所述第二稳压器被配置为在由所述第一稳压器提供的电压低于指定值时向所述 负载电路提供电流。16. 根据权利要求15所述的系统，其中所述第二稳压器包括被配置为在由所述第一稳 压器提供的所述电压低于指定值时生成脉冲的脉冲发生电路，其中经由所述供电电压节点 向所述负载电路提供所述脉冲。17. 根据权利要求16所述的系统，其中所述脉冲发生电路包括： 有限状态机，所述有限状态机被配置为使得脉冲将被生成； 前置驱动电路，所述前置驱动电路耦接成从所述有限状态机接收控制信号； 上拉晶体管，所述上拉晶体管耦接到所述前置驱动电路;和 下拉晶体管，所述下拉晶体管耦接到所述前置驱动电路，其中所述上拉晶体管和所述 下拉晶体管各自耦接成驱动输出节点。18. 根据权利要求17所述的系统，其中所述前置驱动电路被配置为响应于从所述有限 状态机接收到对应控制信号而通过交替激活所述上拉晶体管和所述下拉晶体管而使得生 成脉冲。19. 根据权利要求15所述的系统，其中所述第一稳压器和所述第二稳压器包括各自被 配置为在多相中提供相应输出电压的开关稳压器。20. 根据权利要求15所述的系统，其中所述第一稳压器和所述第二稳压器包括多相直 流到直流(DC-DC)降压转换器。
【文档编号】G05F1/56GK105960617SQ201580007140
【公开日】2016年9月21日
【申请日】2015年1月9日
【发明人】S·赛尔雷斯, E·S·方
【申请人】苹果公司