专利名称：控制芯片组之间具有插队功能的总线仲裁方法
技术领域：
本发明涉及一种芯片组，特别涉及一种电脑系统中的控制芯片组、控制芯片组内芯片之间的数据交易方法以及控制芯片组内芯片之间具有插队功能的总线仲裁方法。
图1所示的是在电脑结构中使用PCI系统的一种结构。中央处理器10经由主桥接器(host bridge)12耦接到PCI总线14。PCI总线14可以耦接多个PCI兼容的周边装置的主控器(master)，这些主控制器可以是如图所示的图形适配器(graphic adapter)16a、扩展总线桥接器(expansion bus bridge)16b、网络适配器(LAN adapter)16c及小型电脑系统主总线适配器(SCSI host busadapter)16d等等。每一主控器均可以送出请求信号(request,REQ)来请求使用PCI总线14，而主桥接器12中的仲裁器(arbiter)可送出同意信号(grant,GNT)给主控器，同意其使用PCI总线14。
PCI兼容装置(如主控器或电脑芯片组中的北桥)之间的数据传送主要由下列适配器控制信号所控制。周期帧(cycle frame,FRAME)由开始器(其可以是主控器或北桥)所送出，用以指示一存取操作的开始与持续时间。FRAME信号送出时，表示通过PCI总线的数据交易(transaction)开始进行，当FRAME信号维持在低电位时表示数据交易持续进行。此时，地址总线AD便会在地址周期期间送出有效地址(valid address)，同时会在命令/字节使能(command/byte enable,CBE[3∶0])线送出有效的总线命令(满足PCI规格)，用以对目标装置指出开始器所要求的数据交易型态，其中命令/字节使能线以4位编码成16种不同的命令，其在PCI规格中有详细定义。紧接着送出有效地址之后，地址总线AD送出要传送的数据，此时期称为数据周期，同时由CBE线送出编码后总线命令的字节使能信号，从而传送数据。当FRAME信号停止送出时，表示交易状态为最后一笔数据传送，或者是已经完成数据传送。开始器备妥信号(initiator ready,IRDY)与目标装置备妥信号(target ready,TRDY)两者配合使用，用以分别指示开始装置与目标装置已经备妥从而可以进行数据传送。在一读取动作进行时，IRDY信号表示开始器准备好接收数据；而在进行一写入操作时，TRDY信号表示目标装置准备好接收数据。停止信号(stop,STOP)用以指示目标装置要求开始器停止目前的数据交易行为。
参考图2，该图示出以PCI总线适配器进行读取操作时的操作时序图。以PCI总线进行并完成数据转移的期间称为总线交易周期(bustransaction)20，其包括一地址周期(address phase)22与多个数据周期(dataphase)，如24a、24b与24c。每一个数据周期24a/b/c又分别区分为等待周期(wait cycle)26a/b/c与数据转移周期(data transfer cycle)28a/b/c。接着结合图2的时序图，通过一读取操作来简单说明PCI系统操作以及前文所述的PCI规格控制信号的作用。
在周期T1时，开始器(主控器)送出REQ信号，以请求主控PCI总线，此时如果没有其他更高优先权的装置请求使用PCI总线，则在周期T2时，主桥接器(仲裁器)送出GNT信号，以允许开始器主控PCI总线，周期T3时，开始器送出FRAME信号，表示一数据转移将开始进行，并在AD总线送出开始地址(start address)，用以指定一目标装置，同时由CBE线送出一读取命令。紧接着送出的读取命令，CBE线会送出字节使能信号(byte enable)，此字节使能信号在整个数据周期期间(包括24a、24b与24c)会一直持续送出。在周期T4时，开始器送出备妥信号IRDY，表示可以开始收送数据，然而由于此时目标装置未能备妥，此时期为数据周期24a的等待周期26a，即开始器等待目标装置将数据备妥。在周期T5时，目标装置已经备妥并且送出备妥信号TRDY，因此在IRDY与TRDY信号均送出的数据转移周期28a期间，开始器从目标装置读取数据。目标装置在周期T6结束送出TRDY信号，以表示结束数据传送，并且开始准备第二批数据，此时为数据周期24b的等待周期26a。在周期T7时，TRDY再度送出，表示数据已经备妥，并在IRDY与TRDY信号均送出的数据转移周期28b期间，开始器从目标装置读取数据。当开始器来不及读取数据时，开始器在周期T8结束送出IRDY信号，此时因为TRDY信号仍送出，所以此等待周期26c由开始器所启动。等开始器备妥后，在周期T9再送出IRDY信号，此时在IRDY与TRDY信号均送出的数据转移周期28c期间，开始器从目标装置读取数据。由于开始器在周期T9时，就已知道不再需要读取数据，故开始器结束送出FRAME信号并结束送出REQ信号，在周期T10时，仲裁器结束送出GNT信号。至此，完成一读取操作。
如上所述，在PCI规格中，为了要完成PCI规格的数据交易，必须使用频繁的控制信号、等待状态与仲裁程序等，而PCI所规定的信号至少有45-50个信号脚。目前的个人电脑内的结构与图1所示的系统非常相似，其中主桥接器12就是主机板内控制芯片组的北桥芯片，而南桥芯片包括扩展总线桥接器16b，个人电脑系统中的南桥是一个主要且必然存在的主控器。至于个人电脑系统中的图形适配器附加器，并未连接到PCI总线，而是通过一绘图加速端口(accelerated graphic port,AGP)适配器连接到北桥芯片。
然而，一般来说控制芯片组内芯片间的数据交易往往不需要用到一般多用途总线如此复杂的功能程序，例如主机板控制芯片组内部的南北桥的数据交易，不需要用到完整PCI总线如此复杂的程序，而这种复杂的程序为了确保能适用多种应用环境，多数情况下牺牲了许多效能特性。且随着高度集成化的趋势，任一控制芯片可能会合并更多功能，例如CPU与北桥芯片合并为一个芯片，或是控制芯片组本身合并成一个芯片，使芯片包装上的接脚变成一个非常宝贵的资源，必须尽量减少接脚以降低控制芯片的成本。因此为了加速控制芯片组内部之间的数据交易，且节省芯片接脚的资源，一种简化但仍满足控制芯片间数据交易的特殊总线规格是需要的。例如南北桥间设计一种能简化多个信号线的快速总线规格，且此总线规格在芯片内部处理必须尽量近似一般的PCI规格，以与芯片中其他模块组兼容，避免控制芯片做过多修改。
在芯片组间当芯片拥有总线主控权时才可传送数据，但是当某一芯片一直占住总线主控权，而另一芯片有较高优先交易要进行时(例如有声音或图像等数据要传送)，因为得不到总线主控权将会使较高优先交易无法进行。
本发明的目的是提供一种当任一控制芯片为总线拥有者时的插队仲裁方法，使芯片组间可借助插队方式来完成高优先权交易。
相应地，本发明提供了一种在控制芯片组之间进行总线仲裁的方法，用于一电脑系统中，所述控制芯片组包括一第一控制芯片及一第二控制芯片，当所述第一与第二控制芯片通过一芯片间总线互相传送数据时，可借助一插队请求信号来完成高优先权交易，所述芯片间总线包括一共用双向总线，所述总线仲裁方法包括下列步骤当所述第二控制芯片需使用所述芯片间总线时，所述第二控制芯片发出一第二总线请求信号；当所述第一控制芯片检测到所述第二总线请求信号时，如果所述第一控制芯片的第一总线请求信号为禁止，则所述第二控制芯片将成为下一个所述总线拥有者，如果所述第一控制芯片的所述第一总线请求信号为使能，则所述第一控制芯片仍为所述总线拥有者，但是若所述第二控制芯片的请求信号是高优先时，则所述第二控制芯片可以发出所述插队请求信号；以及当所述第一控制芯片检测到所述第二控制芯片发出所述插队请求信号时，启动一延迟计时器，在该延迟计时器计时终止前，所述第二控制芯片将成为下一个所述总线拥有者。
根据本发明的当任一控制芯片为总线拥有者时的插队仲裁方法，系统开始时设定某一控制芯片掌握芯片间总线的控制权，当另一控制芯片有较高优先权交易数据时，可通过插队请求(preempt request)信号请求拥有总线控制权的芯片释放出控制权，当拥有控制权的芯片收到插队请求信号时启动延迟计时器(latency timer)，在计时器计时终了前必须释放总线控制权给对方，使拥有较高优先权交易的控制芯片可在短时间内将数据送出，进而提高整个传输效益。
根据本发明的在控制芯片组内芯片之间进行数据交易的方法以及在控制芯片组内芯片之间进行总线仲裁的方法，能够提高控制芯片组数据交易的效能，并简化控制芯片组内的信号线的种类与数量，亦即简化控制芯片之间的总线。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并结合附图，作详细说明如下附图的简单说明图1示出一种现有技术的在电脑结构中使用PCI总线系统的结构示意图；图2示出一PCI系统的主控器进行读取操作时的时序图，用以简单说明PCI系统的各控制信号；图3示出依据本发明一个较佳实施例的一种控制芯片组的方框示意图；图4示出在本发明的一个实施例中传送数据位时间(bit time)与总线时钟脉冲信号以及触发信号线之间的时序关系图；图5到图6示出在本发明的一个实施例中，有关第一控制芯片及第二控制芯片请求使用总线的信号时序图；以及图7示出在本发明的一个实施例中，有关第一控制芯片及第二控制芯片借助上传命令(up link command)信号线及下传命令(down link command)信号线执行插队请求的信号时序图。
标号说明10中央处理器 12主桥接器14 PCI总线 16a图形适配器16b扩展总线桥接器16c网络适配器16d SCSI适配器20总线交易周期 22地址周期24a/b/c数据周期 26a/b/c等待周期28a/b/c数据传送周期30南桥 32北桥34CPU36存储器较佳实施例本发明提供了一种控制芯片组内芯片间的数据交易方法以及控制芯片组内芯片间的总线仲裁方法，能够提高控制芯片组数据交易的效能，并简化控制芯片组内的信号线的种类与数量，亦即简化控制芯片间的总线。本发明以电脑主机板内南桥与北桥所构成的控制芯片组为例，重新定义几个命令信号，在此称为高传输存储器连结(High Through-put Memory Link简称HTML)，以简化原先复杂的PCI总线信号。在此较佳实施例中，原先的南桥与北桥之间的信号线需要45条信号线，本发明以15条命令信号线来取代原先的PCI总线信号线。
请参考图3与表一，其中图3为依据本发明的一个较佳实施例的一种控制芯片组的方框示意图，图3还示出控制芯片组中的南桥与北桥间的信号线；而表一详细说明了这些信号线的意义。由图3与表一可知，本发明的控制芯片组包括南桥30与北桥32这两个控制芯片，南桥30与北桥32之间原先的45个信号接脚简化为15个，多余的接脚可以提供为其他用途，以增进控制芯片组的功能。
如图3与表一所示，南桥30与北桥32之间保留原先PCI总线协定规格所定的地址数据总线(AD bus)，但将其缩减为仅有8条双向信号线，其他如CBE、FRAME、IRDY、TRDY、STOP、DEVSEL、REQ以及GNT等信号线，简化为一条双向位使能BE信号线，和由南桥30所驱动的上传命令(up linkcommand)UPCMD、上传触发(up link strobe)UPSTB；以及由北桥32所驱动的下传命令(down link command)DNCMD、下传触发(down link strobe)DNSTB信号线等。南桥30与北桥32各驱动一条独立的命令信号线，代表这一较佳实施例具有全双工命令传送功能，能各自随时发出总线命令。在发出总线命令的同时如果拥有总线使用权，可以同时在地址数据总线发出数据，还可在地址数据总线上发出地址，并在BE信号线发出目前命令的长度信息。
表一
请参考图4，该图定义出本发明任一数据线传送数据位时间与总线时钟脉冲信号以及触发信号线之间的时序关系。从图中可以看出，一个时钟脉冲周期包含两个触发STB的时钟脉冲信号，亦即在上传触发信号线以及下传触发信号线致动时的运作频率为时钟脉冲信号线上的时钟脉冲频率的2倍。利用触发信号的上升与下降边缘共可以定义出四个位时间0～3，利用这四个位时间共可取得4个位的数据，并可进行总线命令的编码。因此8条数据线，每一时钟脉冲周期可取得32位的数据，其效果等于在PCI总线中，同时有32条数据线在传送数据。而比如BE信号线代表长度信息时，可以在一个时钟脉冲周期得出1-16(4位)数据长度信息。
上传命令UPCMD与下传命令DNCMD定义出各种不同的数据交易型态。由南桥30所驱动的上传命令UPCMD包括北桥到南桥的读取确认命令C2PRA、北桥到南桥的写入确认命令C2PWA、南桥到北桥的读取命令P2CR、南桥到北桥的写入命令P2CW等。它们与位时间的编码关系如表二所示，请注意，REQ总线请求信号是在位时间0发出，与其他数据交易型态的命令并未重叠，所以在任何时间，甚至在发出数据交易型态命令的同一时钟脉冲周期，可同时发出这一REQ信号。由北桥32所驱动的下传命令DNCMD包括北桥到南桥的输出输入读取命令C2PIOR、北桥到南桥的存储器读取命令C2PMR、北桥到南桥的输出输入写入命令C2PIOW、北桥到南桥的存储器写入命令C2PMW、南桥到北桥的读取确认命令P2CRA、南桥到北桥的写入确认命令P2CWA，它们与位时间的编码关系如表三所示。请注意，在本实施例中没有关于GNT的信号定义。
表二(上传命令UPCMD)
表三(下传命令DNCMD)
上述命令中南桥与北桥芯片所发出的命令是对应的，当南桥依序发出几个P2CR及/或P2CW命令后，北桥必须完全依照南桥发出命令的顺序回应相对应的P2CRA及/或P2CWA命令。当北桥依序发出几个C2PIOR、C2PMR、C2PIOW及C2PMW命令后，南桥必须依序回应相对应的C2PRA及C2PWA命令。在本实施例中，每一控制芯片发出命令时，其相关数据必须先准备好。例如，当南桥发出P2CW时，必须要将所要写入的数据准备妥当，当北桥发出P2CRA时，必须要将所要传回的读出数据完全准备好，以避免在传输数据的当中有数据停顿无法接续的情形，当没有其他命令要送出时，控制芯片发出NOP命令。
本发明的一种当任一控制芯片为总线拥有者时的插队仲裁方法，其运作环境必须是控制芯片组包括第一控制芯片(如北桥芯片)及第二控制芯片(如南桥芯片)，当第一与第二控制芯片通过芯片间总线(如HTML)互相传送数据时，不会有等待周期，所述芯片间总线必须包括有共用双向总线，否则就根本不需仲裁。正如图3所示的本发明较佳实施例的一种主机板南北桥控制芯片组所示。
首先，第二控制芯片必须知道有关第一控制芯片所有具有固定时钟脉冲数的总线命令与其使用所述共用双向总线的时钟脉冲数。当第二控制芯片发出第一命令(如读取命令)给第一控制芯片时，第二控制芯片必须存储第一控制芯片传送对应的第一命令的确认命令及数据所需的时钟脉冲数，其中第一控制芯片回应确认命令及数据所需的时钟脉冲数由第一命令中的信息来决定。例如南桥发出P2CR命令给北桥时，由于有读出数据长度的数据在内，又因为HTML传送数据时没有等待周期，所以南桥可知道北桥发出对应的P2CRA命令及数据所需的时钟脉冲数。
表四(当任一控制芯片为总线拥有者时的插队仲裁方法)
表四所示为当任一控制芯片为总线拥有者时的插队仲裁方法的各种组合，其中N代表第一控制芯片(例如是北桥芯片)，S代表第二控制芯片(例如是南桥芯片)，DNREQ代表第一控制芯片发出第一总线请求信号，UPREQ代表第二控制芯片发出第二总线请求信号，S可插队代表第一控制芯片拥有总线控制权，而第二控制芯片有较高优先权交易的数据，因而发出插队请求信号，N可插队代表第二控制芯片拥有总线控制权，而第一控制芯片有较高优先权交易的数据，因而发出插队请求信号。
当系统开始时第一控制芯片拥有总线控制权，若第一控制芯片和第二控制芯片都没有发出总线请求信号，则第一控制芯片将继续拥有总线控制权。
当第一控制芯片拥有总线控制权，第一控制芯片没有发出第一总线请求信号而第二控制芯片发出第二总线请求信号UPREQ时，第二控制芯片将成为下一个总线控制权拥有者。
当第一控制芯片拥有总线控制权，第一控制芯片发出第一总线请求信号DNREQ而第二控制芯片没有发出第二总线请求信号时，第一控制芯片将继续成为下一个总线控制权拥有者。
当第一控制芯片拥有总线控制权，第一控制芯片发出第一总线请求信号DNREQ而第二控制芯片也发出第二总线请求信号UPREQ时，此时第一控制芯片将继续成为下一个总线控制权拥有者，但是第二控制芯片可借助上传命令信号线送出插队请求信号，以请求在延迟计时器(latency timer)计时终止前取得总线控制权，从而完成较高优先的交易。
当第二控制芯片拥有总线控制权，第二控制芯片或第一控制芯片都没有发出总线请求信号时，第二控制芯片将继续拥有总线控制权。
当第二控制芯片拥有总线控制权，第二控制芯片没有发出第二总线请求信号而第一控制芯片发出第一总线请求信号DNREQ时，第一控制芯片将成为下一个总线控制权拥有者。
当第二控制芯片拥有总线控制权，第二控制芯片发出第二总线请求信号UPREQ而第一控制芯片没有发出第一总线请求信号时，第二控制芯片将继续成为下一个总线控制权拥有者。
当第二控制芯片拥有总线控制权，第二控制芯片发出第二总线请求信号UPREQ而第一控制芯片也发出第一总线请求信号DNREQ时，此时第二控制芯片将继续成为下一个总线控制权拥有者，但是第一控制芯片可借助下传命令信号线送出插队请求信号，以请求在延迟计时器计时终止前取得总线控制权，从而完成较高优先的交易。
第二控制芯片发出第二总线请求信号UPREQ后，检测总线是否正由第一控制芯片使用，当第二控制芯片未检测到第一控制芯片正使用所述芯片间总线时，第二控制芯片等待一预定周期后并继续检测所述芯片间总线，再驱动所述芯片间总线，等待所述预定周期的主要目的是，由于信号在芯片间总线中传输可能有传输延迟，故所述预定周期可避免第一控制芯片已送出命令，而第二控制芯片误以为第一控制芯片没有正使用所述芯片间总线。另外，为避免两个控制芯片同时驱动所述芯片间总线，转换总线控制权至少要有一个时钟脉冲周期的转变周期(turn-around cycle)。
当第二控制芯片检测到第一控制芯片正使用芯片间总线时，必须等待第一控制芯片直到其交出总线使用权。第二控制芯片如果等待太久或是有较高优先的交易数据要送出，可以在上传命令UPCMD信号线发出插队信号，强迫第一控制芯片让出总线使用权。
接着以几个例子来说明本发明的实施例的运作时序。
图5到图6示出了在本发明的一个实施例中，有关第一控制芯片及第二控制芯片请求使用总线的信号时序图。请参照图5，其中HCLK代表HTML的时钟脉冲信号，DNREQ#代表第一控制芯片的第一总线请求信号，其中#代表低电位动作，UPREQ#代表第二控制芯片的第二总线请求信号，NOE#代表第一控制芯片的输出使能信号，SOE#代表第二控制芯片的输出使能信号，AD代表第一控制芯片及第二控制芯片间的共用双向总线信号。
请参照图5，在时间T1及T2，因为DNREQ#及UPREQ#为禁止(高电位)，因此第一控制芯片拥有总线控制权(系统预设值)。为使交易(transaction)能在T4开始，DNREQ#必须在T3时变成使能(低电位)。在T5时UPREQ#变为使能，但在T11之前因DNREQ#维持在使能，因此第二控制芯片不能成为总线拥有者。因为第一控制芯片在T11时不需要总线，因此在T10时令DNREQ#变成禁止。因为UPREQ#维持使能到T9且DNREQ#在T10时变成禁止，T11时NOE#变成禁止，因此经过T11转变周期后第二控制芯片在T12时驱动数据至总线。在T13时第二控制芯片不需要总线，因此T12时UPREQ#变为禁止。但因DNREQ#在T11及T12时维持禁止，因此第二控制芯片依然是总线拥有者。在T13时DNREQ#变成使能，且在T14时UPREQ#维持使能，因此第二控制芯片依然是总线拥有者，在T15时开始一交易。在T16时UPREQ#变成禁止且在T15时DNREQ#变成使能，因此在T17时第二控制芯片失去总线控制权，在T18时第一控制芯片再次成为总线拥有者。
请参照图6，除了在T16时DNREQ#变成禁止且在T17时变成使能外，其余和图5类似。此结果为一假性请求(dummy request)。第一控制芯片依然是总线拥有者(bus owner)且在T18时开始一交易。成为总线接收者(busreceiver)的第二控制芯片在T18时并不能成为总线拥有者，虽然第一控制芯片在T16时已将DNREQ#变成禁止，且总线接收者在T15时已将UPREQ#变成使能。因此，当一控制芯片从总线拥有者变成总线接收者后，在转换周期之后的两个周期内不能再次成为总线拥有者。
请参照图7，该图示出在本发明的一个实施例中，有关第一控制芯片及第二控制芯片借助上传命令信号线及下传命令信号线执行插队请求的信号时序图。请参照图7，在图5中，第一控制芯片在T7没有交易要进行，因此可以在T6时将DNREQ#变成禁止，如此将导致总线在T7进入转变周期。第一控制芯片在T7失去总线控制权及第二控制芯片在T8取得总线控制权。上述情况取决于总线拥有者在下一个周期不想使用总线时是否会将请求信号变成禁止。
请参照图5，需注意的是，当第二控制芯片在T5时想使用总线，但是，因为第一控制芯片没有使DNREQ#变成禁止，因此第二控制芯片不能开始其交易。在此情况下，第二控制芯片借助上传命令信号线UPCMD驱动一插队命令，以告知第一控制芯片其有较高优先的交易要执行。请参照图7，当第一控制芯片在T7时想使用总线，但是，因为第二控制芯片没有使UPREQ#变成禁止，因此第一控制芯片不能开始其交易。在此情况下，第一控制芯片借助下传命令信号线DNCMD驱动一插队命令，以告知第二控制芯片其有较高优先的交易要执行，当第二控制芯片收到此命令后，会启动一延迟计时器，在计时器计时终止前第二控制芯片必须释放出总线控制权，如此第一控制芯片即可保证在一定时间内取得总线控制权以进行较高优先的交易。
综上所述，虽然对本发明已以较佳实施例揭露如上，然而上述各实施例并非用以限定本发明，本领域普通技术人员在不脱离本发明的精神和范围的情况下，可对本发明作各种更动与润饰，因此本发明的保护范围应当由后附的权利要求书所限定的为准。
权利要求
1．一种在控制芯片组之间进行总线仲裁的方法，用于一电脑系统中，所述控制芯片组包括一第一控制芯片及一第二控制芯片，当所述第一与第二控制芯片通过一芯片间总线互相传送数据时，可借助一插队请求信号来完成高优先权交易，所述芯片间总线包括一共用双向总线，所述总线仲裁方法包括下列步骤当所述第二控制芯片需使用所述芯片间总线时，所述第二控制芯片发出一第二总线请求信号；当所述第一控制芯片检测到所述第二总线请求信号时，如果所述第一控制芯片的第一总线请求信号为禁止，则所述第二控制芯片将成为下一个所述总线拥有者，如果所述第一控制芯片的所述第一总线请求信号为使能，则所述第一控制芯片仍为所述总线拥有者，但是若所述第二控制芯片的请求信号是高优先时，则所述第二控制芯片可以发出所述插队请求信号；以及当所述第一控制芯片检测到所述第二控制芯片发出所述插队请求信号时，启动一延迟计时器，在该延迟计时器计时终止前，所述第二控制芯片将成为下一个所述总线拥有者。
2．如权利要求1所述的方法，其中当所述电脑系统开始时，预设所述第一控制芯片为总线拥有者，所述第二控制芯片为总线接收者。
3．如权利要求1所述的方法，其中所述总线接收者只有在所述总线拥有者在两个周期前禁止所述总线请求信号，且所述总线接收者在三个周期前使能所述总线请求信号时，才可驱动所述共用双向总线。
4．如权利要求3所述的方法，其中当所述总线接收者变成所述总线拥有者时，需等待一个转变周期后才可驱动所述共用双向总线。
5．如权利要求1所述的方法，其中所述总线拥有者在比较所述总线请求信号之前一个周期与所述总线接收者的所述总线请求信号之前两个周期后，决定下1周期是否继续拥有所述总线使用权。
6．如权利要求1所述的方法，所述芯片间总线包括一地址数据总线、一长度/字节使能信号线、一上传命令信号线、一上传触发信号线、一下传命令信号线，一下传触发信号线以及一时钟脉冲信号线，其中所述共用双向总线包括所述地址数据总线以及所述长度/字节使能信号线。
7．如权利要求6所述的方法，其中所述插队请求信号经由所述上传命令信号线及所述下传命令信号线发出。
8．如权利要求1所述的方法，其中所述第一控制芯片为一北桥芯片，所述第二控制芯片为一南桥芯片。
9．如权利要求1所述的方法，其中所述第一控制芯片为一南桥芯片，所述第二控制芯片为一北桥芯片。
全文摘要
本发明的控制芯片组之间具有插队功能的总线仲裁方法,系统开始时设定某一控制芯片掌握芯片间总线的控制权,当另一控制芯片有较高优先权交易数据时,可通过插队请求信号请求拥有总线控制权的芯片释放出控制权,当拥有控制权的芯片收到插队请求信号时会启动一延迟计时器,在计时器计时终止前必须释放总线控制权给对方,使拥有较高优先权交易的控制芯片可在短时间内将数据送出,进而提高整个传输效益。
文档编号G06F13/18GK1309360SQ00101899
公开日2001年8月22日 申请日期2000年2月12日 优先权日2000年2月12日
发明者彭盛昌 申请人:威盛电子股份有限公司