专利名称：记录系统、数据记录设备、存储设备和数据记录方法
技术领域：
本发明涉及一种记录系统、数据记录设备、存储设备和数据记录方法，其中，将可安装到一设备和可从该设备拆卸的存储卡用作记录介质。
已知具有闪速存储器的存储卡被构造成能够安装到一设备和可从该设备拆卸。采用这种存储卡，可实现采用存储卡来替代诸如CD(致密盘)、MD(迷你盘)等的传统盘形介质的数字音频记录和再现设备。除音频数据外，也可将静止图像数据和运动图像数据记录到存储卡中，并且存储卡可用作数码相机或数码摄像机的记录介质。
对于闪速存储器，称作段的数据单元被分割成预定数个簇(固定长度)，而一个簇被分割成预定数个扇区(固定长度)。簇也被称作块。扇区也被称作页。在闪速存储器中，以簇为单位一起执行删除，并且以扇区为单位一起执行写入或读取操作。
例如，在4MB(兆字节)闪速存储器情况下，如
图12所示，一个段被分割成512个簇。该段是用于管理预定数个簇的单位。一个簇被分割成16个扇区。一个簇具有8kB(k字节)的容量。一个扇区具有512B的容量。16MB容量的存储器可采用其每个的容量为4MB的四个段构成。
如图13A所示，给16MB的存储空间分配逻辑簇地址。为了区分512×4=2048个簇，将逻辑簇地址设定为2字节长度。在图13A中，采用十六进制数表示逻辑簇地址。Ox是指十六进制表示。逻辑地址是由数据处理设备(软件)进行逻辑处理的地址。在闪速存储器中，将物理地址附加到每个簇上。簇与物理地址之间的对应关系不改变。
对于闪速存储器，通过重写数据，绝缘膜变劣，并且重写次数受到限制。因此，必须防止发生对某一相同存储区(簇)进行重复和集中存取的情况。因此，在向存储在某一物理地址中的某一逻辑地址写数据的情况下，在闪速存储器的文件系统中，不将更新的数据重写到同一簇中而是将更新的数据写入未使用过的簇中。因此，数据更新前的逻辑地址与物理地址之间的对应关系在更新后发生变化。通过执行上述这种交换处理，防止了对同一簇重复和集中地进行存取的情况，从而可延长闪速存储器的寿命。
由于逻辑簇地址伴随着曾被写入到该簇的数据，因此，即使其中写入更新前数据和更新后数据的物理簇地址改变，仍可从文件管理系统看到相同的地址，并且能够正确地执行后续的存取。由于通过交换处理改变了的逻辑地址与物理地址之间的对应关系，因此，需要表示它们之间的对应关系的逻辑/物理地址变换表。参照该表，规定对应于所指定的逻辑簇地址的物理簇地址，从而能够对由所规定的物理簇地址表示的簇进行存取。
数据处理设备将逻辑/物理地址变换表存储到存储器中。如果数据处理设备的存储器容量小，则可将该表存储到闪速存储器中。图13B表示了有关段1的逻辑/物理地址变换表。如图13B所示，在该逻辑/物理地址变换表中，使物理簇地址(2字节)分别与按递增顺序排列的逻辑簇地址(2字节)相对应。按每个段管理逻辑/物理地址变换表，并且逻辑/物理地址变换表的尺寸随闪速存储器的容量增大。
有一种希望通过使闪速存储器的多个存储区(storage)并行操作将数据写入速度设定为高于原始数据写入速度的情况。例如，用于通过网络发布音乐数据的电子音乐发布EMD开始进入实用阶段。所发布的音乐数据被存储到个人计算机的硬盘中，个人计算机将所需乐曲的数据复制或移动到闪速存储卡中，并且将该存储卡附到便携式记录器中，从而用户可在其家以外的地方容易地听到所需音乐。通过(高速)并行写操作，将多个乐曲的数据下载到存储卡中，并且当再现时，以正常速度从存储卡读出音乐数据。
图14表示对于四个存储区的传统逻辑地址的构成。在所示的实例中，存储器中的地址空间采用11个比特A0、A1、...、和A10表示。A0表示LSB(最低有效位)，而A10表示MSB(最高有效位)。由MSB(A10)和次MSB(A9)切换其每个的容量为4MB的各存储区。将A0至A8的9个比特地址分配给每个存储区中的扇区和段。
当写数据时，在如图15所示的定时进行操作。首先，将数据从主机侧传送到扇区尺寸的页缓冲器。进行传送所需的时间为T。在下一个写入忙周期，将数据从页缓冲器传送到闪速存储器中的闪速缓冲器中，并将数据写入存储区中。
在进行读取时，如图16所示，在读忙周期从闪速存储器读出数据。将所读出的数据传送到扇区尺寸的页缓冲器。在下一个传送时间T，将数据从页缓冲器传送到主机侧。
图17是表示在将数据写入属于某一段中不同簇的连续逻辑扇区0至3时进行的处理流程的流程图。在第一步骤S11，相对于作为要被写入的目标的段形成逻辑/物理变换表。在步骤S12，从主机侧发送扇区0。对于该传送需要时间T。在步骤S13，将扇区0写入闪速存储器。在步骤S14，从主机侧发送扇区1。在步骤S15，将扇区1写入闪速存储器。顺序执行发送扇区2(步骤S16)、写入扇区2(步骤S17)、发送扇区3(步骤S18)、和写入扇区3(步骤S19)的处理。至此，例如，即使并行地提供四个存储区，由于集中地对一个存储区进行存取，因此，不能实现高的处理速度。
对于闪速存储器上一个扇区的结构，如图18所示，将其中记录有管理信息的16字节长的区域附加到512字节的数据上。该管理信息包括逻辑簇号、簇管理信息、和属性信息。在某个簇内的所有扇区中，簇管理信息被设定为相同信息，并且包括表示簇的“有效/无效”等的信息。属性信息是每个扇区的信息并包括版权信息等。例如，当将闪速存储器附到设备上时，主机侧读取管理信息，并相对于该段形成逻辑簇和物理簇的表。
在多个存储区并行操作的情况下，必须考虑到对多个存储区进行存取的方法。图19表示的是向四个存储区提供地址的结构。图20表示在4MB×4=16MB的闪速存储器中的地址。如参照图14所述，地址由11个比特A0、A1、...、和A10表示。A0是LSB(最低有效位)，而A10是MSB(最高有效位)。由MSB(A10)和次MSB(A9)切换容量为4MB的各存储区。9比特地址A0至A8被分配给每个存储区中的簇。
至此，为了切换四个存储区，将地址提供给闪速存储器，如图19所示。低位的9比特地址A0至A8共同分配给四个存储区(0至3)。高位2比特地址A9和A10被提供给2至4解码器60。从解码器60生成用于选择存储区的选择信号CS0、CS1、CS2和CS3。
在(A10,A9)=00的情况下，从解码器60生成用来选择存储区0的选择信号CSO。当(A10,A9)=01、(A10,A9)=10或(A10,A9)=11时，从解码器60生成用于选择存储区1、存储区2和存储区3中的每个的每个选择信号CS1、CS2和CS3。
图20中由箭头示出了当由于上述存储区的切换，地址从所有11个比特等于0的状态增大到所有11个比特等于1的状态时的地址变化。亦即，当地址从存储区0的开头簇变化至存储区0的最后簇时，簇地址改变，从而接下来移动到存储区1的开头簇。图21表示段和逻辑簇地址的排列。
在上述闪速存储器的存储区的传统切换中，采用从地址的MSB开始的几个比特形成存储区选择信号。因此，将段集中排列到一个存储区上，对于每个存储区，段不同。根据这种方法，不能同时并行地写入相同段的多个簇。例如，由于在相同的存储区0中包括四个簇(0x004,0x0005,0x0006,0x0007)，所以，它们不能同时写入。
多个段的簇，例如图21中的四个簇(0x0004,0x0204,0x0404,0x0604)可以同时写入存储区0至3。但是，对于闪速存储器，由于对每个段构成逻辑/物理地址变换表，因此，在存取时必须参照逻辑/物理地址变换表。所以，与上述实例类似，当在四个段上同时写入四个簇时，需要用于保存四个段的地址变换表。每当一个扇区的数据被写入每个段中时，必须参照地址变换表。由于由此引起的开销，写入时(或读取时)的性能恶化。
因此，本发明的目的是提供一种数据处理系统、数据处理设备、存储设备、和数据记录方法，其中可将数据并行写到多个存储区中，并且可改善读取时的性能。
一个段中的多个簇的数据被分布并排列到多个存储区中。
根据本发明权利要求2，提供了一种采用具有其中由多个扇区构成一个簇而由多个簇构成一个段的多个存储区的非易失性存储设备作为记录介质的数据处理系统，其中，一个段中的多个簇的数据被写入存储设备中，从而被分布并排列到多个存储区中。
根据本发明权利要求3，提供了一种非易失性存储设备，其可被安装到一数据处理设备和从该数据处理设备拆卸，并具有其中由多个扇区构成一个簇而由多个簇构成一个段的多个存储区，其中，一个段中的所述多个簇的数据被分布并排列到多个存储区中。
根据本发明权利要求6，提供了一种将其中多个扇区构成一个簇、并且存在于多个簇上的数据并行地记录到多个存储区中的数据记录方法，包括下列步骤指定簇地址，并将数据写入所指定的簇地址；和在完成并行写入处理后，将一个段中多个簇的数据分布并排列到多个存储区中。
根据本发明，可并行写入一个段中多个簇的数据。当读出写入的数据时，如果在相同段中存在数据，则不引起逻辑/物理地址变换表的切换，从而可改善读取时的性能。
图12是表示可采用本发明的闪速存储器实例的结构的示意图；图13是表示可采用本发明的闪速存储器逻辑/物理地址变换表实例的示意图；图14是用于解释传统地址结构的示意图；图15是用于解释传统写入操作的时序图；图16是用于解释传统读取操作的时序图；图17是用于解释传统写入操作的流程图；图18是用于解释扇区结构和管理信息的示意图；图19是用于解释传统的存储区切换的框图；图20是用于解释传统的存储区切换的示意图；和图21是表示传统的段与逻辑簇地址之间关系的示意图。
实施发明的最好形式以下将说明本发明的实施例。图1表示可采用本发明的系统结构。在该系统中，主机侧的数据处理设备和存储卡经串行接口相连。图1中，标号1表示CPU。存储器2、显示器3和输入/输出单元4连接到CPU 1的总线。
串行接口5设置在CPU总线和由虚线框住的存储卡6之间。存储器2包括用于存储程序的ROM和用作工作区域的RAM。具体地讲，数据处理设备是个人计算机、数码相机、数码摄像机、数字录音机等。存储卡6具有闪速存储器7。闪速存储器7例如是NAND型闪速存储器(非易失性存储器)。还有这样一种情况，即，在存储卡6中安装有加密电路，用于保护所存储内容的版权。
本发明也可应用于由并行接口而不是由串行接口来执行数据处理设备和存储卡6之间的数据发送和接收的情况。
闪速存储器7是容量为例如4MB×4=16MB的存储器。如上述参照图12所述的，在4MB(兆字节)闪速存储器情况下，一个段被分成512个簇，而一个簇被分成16个扇区。一个簇的容量为8kB(k字节)，一个扇区的容量为512B。如参照图13A所述的，向16MB的存储空间分配逻辑簇地址。如参照图13B所述的，以段为单位形成用于表示逻辑簇地址与物理簇地址之间对应关系的逻辑/物理地址变换表。此外，如上所述，对于4MB×4=16MB的闪速存储器，采用11个比特A0、A1、...A10的物理簇地址。
如图2所示，可对闪速存储器7执行并行写入。为便于解释，图2仅表示有关数据输入/输出的部分。分别向存储区0至3提供四个相应的存储单元MC0至MC3。分别经数据总线和闪速缓冲器BF0至BF3将数据提供给存储单元MC0至MC3。亦即，当经数据总线将一页的写数据累积到闪速缓冲器BF0至BF3中的每个时，将数据从闪速缓冲器BF0至BF3同时传送到存储单元MC0至MC3。尽管图2表示的是一个IC组件具有四个存储区的实例，但是，也可使用四个不同组件的闪速存储器。此外，也可组合组件中其每个具有多个存储区的多个闪速存储器。
图3表示可采用本发明的存储卡6的更具体结构。通过使控制块11和闪速存储器7构成一个芯片IC来形成存储卡6。数据处理设备的CPU 1与存储卡6之间的双向串行接口5包括10根线。4根主要线是在数据发送时发送时钟的时钟线SCK、用于发送状态的状态线SBS、用于发送数据的数据线DIO、和中断线INT。设置两根GND线和两根VCC线作为其他电源线。两个Reserv线是未定义的线。
时钟线SCK是用于发送与数据同步的时钟的线。状态线SBS是用于发送表示存储卡6的状态的信号的线。数据线DIO是用于输入和输出指令和加密的音频数据的线。中断线INT是用于从存储卡6发送用于请求中断的中断信号到数据处理设备的CPU1的线。当附加存储卡6时产生该中断信号。但是，在该实施例中，由于经数据线DIO发送中断信号，因此，中断线INT连接到地，并且不使用。
控制块11中的串行/并行变换、并行/串行变换和接口簇(以下缩写为S/P、P/S、I/F簇)12连接到接口5。S/P、P/S、I/F块12将从数据处理设备接收到的串行数据变换为并行数据，将其取到控制块11，将来自控制块11的并行数据变换成串行数据，并将其发送到数据处理设备。
在用来经数据线DIO发送数据的格式中，首先发送指令，此后发送数据。S/P、P/S、I/F块12将指令存储到指令寄存器13中，将数据存储到页缓冲器14和写寄存器15中。与写寄存器15相关联地设置纠错编码电路(ECC)16。纠错编码电路16形成用于暂时存储到页缓冲器14中的数据的纠错码的冗余码。
指令寄存器13、页缓冲器14、写寄存器15和纠错编码电路16的输出数据被提供给闪速存储器接口和序列化器(sequencer)(简写成存储器I/F、序列化器)17。存储器I/F、序列化器17是控制块11与闪速存储器7之间的接口，并控制它们之间的数据发送和接收。通过存储器I/F、序列化器17将数据写入闪速存储器7。
从闪速存储器7读出的数据经存储器I/F、序列化器17提供给页缓冲器14、读寄存器18和纠错电路19。存储在页缓冲器14中的数据由纠错电路19进行纠错。页缓冲器14和读寄存器18的纠错输出被提供给S/P、P/S、I/F块12，并经串行接口5提供给数据处理设备的CPU1。
标号20表示其中已存储有存储卡6的版本信息、各种属性信息等的配置ROM。对存储卡6设置一必要时可由用户操作的用于防止误删除的开关21。当开关21处于禁止删除的连接状态时，即使从数据处理设备侧发送用来命令删除闪速存储器7的指令，仍禁止删除闪速存储器7。此外，标号22表示用于产生作为存储卡6的处理定时基准的时钟的振荡器。
下面将更进一步详细描述本发明实施例中的数据处理设备与存储卡6之间的串行接口。当从存储卡6读出数据时，将读取指令从数据处理设备发送到存储卡6，并且存储卡6接收该读取指令。在完成指令发送后，存储卡6执行读出由从闪速存储器7接收到的读取指令指定的地址中的数据的处理。在执行该处理的同时，将一忙信号(高电平)经数据线DIO发送到数据处理设备。在完成从闪速存储器7读取数据的处理后，忙信号的输出停止，并且开始输出用于表示从存储卡6向数据处理设备发送数据的准备完成的就绪信号(低电平)。
通过从存储卡6接收就绪信号，数据处理设备得知对应于该读取指令的处理已准备好。存储卡6将从页缓冲器读出的数据经数据线DIO输出到数据处理设备。由状态线SBS的电平变化来表示其中上述各处理中的每个均已执行的状态。
当将数据写入存储卡6的闪速存储器7中时，经数据线DIO将写指令从数据处理设备发送到存储卡6。与写指令相关联地发送写地址。尽管在闪速存储器7中以扇区为单位对数据进行写入和读取操作，但是，在数据处理设备中以簇为单位管理文件，并且来自数据处理设备的地址是以簇为单位的。接下来，数据处理设备经数据线DIO将写数据发送到存储卡6。在存储卡6中，将接收到的写数据累积到页缓冲器中。当写数据的发送结束时，存储卡6执行将写数据写入闪速存储器7的处理。在写处理期间，输出忙信号。当存储卡6中写数据的写操作结束时，停止忙信号的输出，并将就绪信号(低电平)发送到数据处理设备。
在经串行接口执行并行写操作情况下，发送用于写入存储区0的指令、地址和数据，此后，在忙信号处于高电平状态下，顺序发送用于写入存储区1的指令、地址和数据；用于写入存储区2的指令、地址和数据；及用于写入存储区3的指令、地址和数据。再次发送用于写入存储区0的指令、地址和数据。此时，前述将数据写入存储区0的处理已结束，并且忙信号处于低电平。通过重复这种操作，可执行并行写入。通过并行地使用四个串行接口的方法，也可同时发送数据。
下面将更进一步详细描述本发明的上述实施例。图4表示该实施例中的地址结构。由11个比特A0、A1、...、及A10来表示地址空间。A0表示LSB(最低有效位)，而A10表示MSB(最高有效位)。由LSB(A00)和次LSB(A1)切换其每个的容量为4MB的各存储区。将A2至A10的9比特地址分配给各个存储区中的扇区和段。
图5是用于解释采用存储卡6作为存储介质的图1系统中的文件管理方法的示图。图5中，标号30表示数据文件，例如压缩音频数据文件中的数据。对于压缩音频数据，通常，对每个乐曲形成一文件，将文件以扇区为单位记录到存储卡6中的闪速存储器7中，并从闪速存储器7中读出。
在并行地将这种数据30记录到闪速存储器7的情况下，如图5所示，从多个簇中选择写扇区，从而在写处理后在每个簇中连续排列这些扇区，并且将该数据写入所选扇区。下面，假设数据30的尺寸与四个簇相一致，将数据30记录到闪速存储器7的四个簇中。
如图5所示，记录数据，从而在写入之后按原始顺序将这些扇区排列在每个存储区的每个簇中。例如，在并行地将按原始顺序编号为0、1、2、3...的扇区写入存储区0至3情况下，分别将编号0的数据记录到存储区0的簇中的开头扇区，将编号16的数据记录到存储区1的簇的开头扇区，将编号32的数据记录到存储区2的簇中的开头扇区，将编号48的数据记录到存储区3的簇中的开头扇区。
如上所述，当按每个扇区对数据进行编号时，将其偏移数等于簇的扇区数的四个数据单元变换成并行数据，并同时写入四个存储区。因此，在闪速存储器7的每个存储区中，以与现有闪速存储器相同的方式将数据以原始顺序排列在相同存储区内构成的簇中。因此，保持了与现有闪速存储器的文件格式的兼容。
对每个如上所述地记录在闪速存储器中的簇，顺序地读出数据。例如，从图5的存储区0中的簇的开头扇区中顺序读出数据。接下来，从存储区1中的簇的开头扇区中顺序读出数据。以这种方式，从存储区2中的簇和存储区3的簇中顺序读出数据。所读出数据的顺序与原始顺序相同。按对每个存储区构成的簇为单位执行删除操作。
如上所述，对于本实施例中在并行写入后的数据排列，以与现有闪速存储器相同的方式在相同存储区中构成簇。因此，可保持与现有闪速存储器的文件格式的兼容。
图6表示实施例中的写操作。首先，将数据从主机侧传送到扇区尺寸的页缓冲器。此外，将数据从页缓冲器传送到存储区0的闪速缓冲器BF0。传送需要的时间为T。对于下一个写入忙周期，将数据从闪速缓冲器BF0写入存储区0。在第一个传送周期T之后，传送下一个扇区的数据，并在写入忙周期将其写入存储区1。由于如上所述并行地执行向存储区0至3的写操作，因此，实现了比图15所示传统写操作高的写入速度。
在进行读取时，如图7所示，在读取忙周期，从存储区0至3中的每个读出数据，并将所读出的数据传送到扇区尺寸的闪速缓冲器BF0至BF3。在下一个传送周期T，将数据从闪速缓冲器BF0传送到页缓冲器，另外，将数据从页缓冲器传送到主机侧。接下来，数据被顺序地从闪速缓冲器BF1、BF2和BF3输出到页缓冲器，并且该数据被从页缓冲器传送到主机侧。从而，实现了高于其中顺序执行读取忙操作的传统读取操作处理(图16)中的速度的读取速度。
图8是表示在将数据写入属于某一段中的不同扇区的连续逻辑扇区0至3时的处理流程的流程图。在第一步骤S1，相对于作为要被写入的目标的段形成一逻辑/物理地址变换表。在步骤S2，将扇区0从主机侧发送到页缓冲器，并将扇区0中的数据从页缓冲器传送到闪速缓冲器。传送所需时间为T。在下一步骤S3，将发送扇区1，并且在步骤S4，并行地将扇区0写入闪速存储器的一个存储区中。
在步骤S5，发送扇区2。在步骤S6，并行地将扇区1写入闪速存储器的一个存储区中。接下来，类似地执行用于发送扇区3(步骤S7)、写入扇区2(步骤S8)、和写入扇区3(步骤S9)的处理。根据本发明的实施例，不出现与传统设备中那样集中地对一个存储区进行存取的情况，并且不切换段。因此，由于不必形成逻辑/物理地址变换表，所以可实现高处理速度。
下面将描述当执行上述并行写操作和读出写数据时的存储区切换方法的实例。图9表示用于将地址提供给四个存储区的结构。图10表示4MB×4=16MB的闪速存储器中的物理地址。
如参照图4所述的，由11个比特A0、A1、...、和A10来表示物理地址。AO表示LSB(最低有效位)，而A10表示MSB(最高有效位)。
在该本发明实施例中，当将所形成的11比特地址A0至A10发送到闪速存储器时，地址A2至A10被提供给闪速存储器作为用于规定扇区和段地址的地址。低两位地址A0和A1被提供给闪速存储器作为用于规定存储区切换的地址。亦即，如图9所示，高位的9比特地址A2至A10共同发送给四个存储区(0至3)。低位的2个比特地址A0和A1被提供给2至4解码器40。从解码器40生成用于选择每个存储区的选择信号CS0、CS1、CS2和CS3。在(A1,A0)=00的情况下，从解码器40生成用来选择存储区0的选择信号CS0。当(A1,A0)=01、(A1,A0)=10或(A1,A0)=11时，分别从解码器40生成用于选择存储区1、存储区2或存储区3的选择信号CS1、CS2和CS3。在图3所示的构造实例中，解码器40被设置在存储器I/F、序列化器17中。
图10中以箭头示出在执行上述存储区切换的情况下，在物理地址从所有11比特均等于0的地址增大到所有11比特均等于1的地址时的地址变化。亦即，地址变化从存储区0的开头簇开始。接下来，指定存储区1的开头簇。当地址经存储区2的开头簇变化为存储区3的开头簇时，物理簇地址变化，从而簇移位到存储区0的第二簇。
图11表示本发明实施例中段和逻辑簇地址的排列。可从图11中的逻辑簇地址排列看出，一个段中所包含的512个簇由包含在四个存储区中的每个的128个簇构成。对每个段形成逻辑/物理地址变换表。因此，如果段不发生变化，则要被参照或更新的逻辑/物理地址变换表不改变，从而，可防止由于对该表格的存取或对表格的更新引起的读取性能的恶化。数据可同时写入连续逻辑簇地址例如0x0004或0x0007中。
当逻辑簇地址如0x000、0x0200、0x0400和0x0600那样地不连续时，由于这些地址存在于一个存储区中，因此，不能同时写入数据。但是，由于实际发生将连续逻辑扇区写入这种不连续簇地址的处理的概率极低，因此，不会出现大问题。
尽管已参照其中一个扇区由512B构成、一个簇由8k字节构成、以及一个存储区由512个簇构成的4MB的闪速存储器对实施例进行了描述，但是，这些值是作为实例给出的，本发明也可应用于其他数值的闪速存储器。例如一个簇的容量可被设置成16kB。本发明也可应用于一个存储区的容量等于8MB(102四个簇×8kB)、16MB(102四个簇×16kB)、32MB(2048个簇×16kB)、64MB(4096个簇×16kB)的闪速存储器。
根据本发明，当写入多个簇上存在的数据时，该数据可同时写入，因此，可实现高速写入。当写入或读出多个簇上存在的数据时，如果该数据存在于相同段中，则不必进行逻辑/物理地址变换表的切换，从而可实现高存取速度。
权利要求
1.一种数据处理系统，其中，可将具有其中由多个扇区构成一个簇而由多个簇构成一个段的多个存储区的非易失性存储设备安装到一数据处理设备和从该数据处理设备拆卸，其中，所述数据处理设备包括地址指定装置，用于指定其中记录了数据的簇地址，所述存储设备包括记录装置，用于将数据记录到由所述地址指定装置指定的地址中，和所述一个段中的所述多个簇的数据被分布并排列到所述多个存储区中。
2.一种采用具有其中由多个扇区构成一个簇而由多个簇构成一个段的多个存储区的非易失性存储设备作为记录介质的数据处理系统，其中，所述数据被写入所述存储设备中，从而所述一个段中的所述多个簇的数据被分布并排列到所述多个存储区中。
3.一种非易失性存储设备，可被安装到一数据处理设备和从该数据处理设备拆卸，并且具有其中由多个扇区构成一个簇而由多个簇构成一个段的多个存储区，其中，所述一个段中的所述多个簇的数据被分布并排列到所述多个存储区中。
4.如权利要求1、2或3中的任一项所述的设备，其中，参照一逻辑簇地址/物理簇地址变换表来进行存取。
5.如权利要求3所述的存储设备，其中，从低位地址的一个或多个比特开始形成用于切换所述多个存储区的信号。
6.一种将其中多个扇区构成一个簇、并且存在于多个所述簇上的数据并行地记录到多个存储区中的数据记录方法，包括下列步骤指定簇地址，并将数据写入所指定的簇地址；和在完成并行写入处理后，将一个段中所述多个簇的数据分布并排列到所述多个存储区中。
全文摘要
包含在一个段中的512个簇被分布到包含在四个存储区中的每个的128个簇中。对于每个段形成一逻辑/物理地址变换表。因此,除非该段改变,否则要被参照或被更新的逻辑/物理地址变换表不改变,从而,可防止由于对该表格的存取或对表格的更新引起的读取性能的恶化。数据可同时写入连续逻辑簇地址例如0x0004或0x0007中,并可实现高速写入操作。
文档编号G06F12/02GK1319205SQ00801520
公开日2001年10月24日 申请日期2000年7月28日 优先权日1999年7月28日
发明者中西健一, 荒木茂生 申请人:索尼公司