专利名称：设定在udma传输模式下的ide周期时间检测电路的制作方法
技术领域：
本发明有关于一种周期时间检测电路，特别是指一种用以检测一设定在UDMA传输模式下的IDE周期时间自动检测电路，据以了解在IDE控制器及硬盘装置中的UDMA传输模式是否被正确地设定。
在一电脑系统中，主机与周边装置间的连接是透过一输出入接口。硬盘与主机沟通的接口由较早期的MFM、ESDI、IDE、SCSI到现在较新规定的E-IDE、ULTRA-DMA、FAST WIDE SCSI、ULTRASCSI、ULTRAWIDE SCSI等，这些不同规格接口的演进，不外乎想让主机与硬盘之间在作数据传送时加快其速度、以及储存数据的容量加大。目前主机CPU的速度都是以倍频的速度在提升，与周边装置沟通的接口电路及传输方式虽然有改进，但是大部分的周边装置仍受制于机械、马达机构的速度限制。
在目前个人电脑系统中，所使用的硬盘装置仍以IDE接口为主。较早期的IDE接口系透过16位的ISA总线作数据的传输，而在较近期的IDE接口则已渐改由透过32位的PCI总线来作数据的传输。较新设计的主机板所采用的E-IDE接口，配合支援ULTRA DMA 33硬盘的晶片组，可在IDE的接口执行速度较快DMA的传输。
IDE接口所连接的IDE硬盘装置依其传输模式与最高传输速率，概可区分为PIO传输模式(PIO Access Mode)与DMA传输模式(DMA Access Mode)两种模式。DMA传输模式与PIO传输模式的差别在于前者是以DMA通道直接存取数据，而后者则是透过中央处理器的控制，来完成数据传输的动作。
前述的PIO传输模式可依据其最高传输速率分为四种模式PIO Mode0～PIO Mode 4，例如在PIO Mode 4的传输模式下，其最高传输率为16.6Mbyte/s(兆字节/秒)。而DMA传输模式亦可依据其最高传输速率又可分为Single-word DMA Mode 0～2、以及Multi-word DMA Mode 0～3，其中Multi-word DMA Mode 3传输模式的最高传输率可达33.3Mbytes/s(兆字节/秒)，此一传输模式即为市面上所通称的Ultra DMA传输模式(Ultra DMAAccess Mode，简称为UDMA)。在Ultra DMA的传输模式下，在每个时钟信号(Clock)可以有两次存取动作，较传统硬盘多出一次动作，因此速度可以快上一倍。
但是若要达到所设定的传输速率，还是需要电脑主机与硬盘的配合，倘若硬件只能达到PIO Mode 3，即使硬将传输模式设定为PIO Mode 4，仍然达不到预定的传输速率，反而可能导致传输不稳定。同样地，若欲将传输模式设定为Ultra DMA/33的传输模式，则也要硬件本身配合才能真正发挥效果。在作设定时，原则上应先了解及查询各家厂牌所制作的硬盘是否支援UDMA传输模式，再据以设定，但是在传统的技术中，此项工作仅能以人工的方式来查询、或是以示波器或逻辑分析仪等已知量测仪器对该IED接口的相关信号予以量测，并未有自动检测的技术。
因此，本发明的主要目的即是提供一种自动检测IDE周期时间的装置，可使技术人员在不需使用传统示波器或逻辑分析仪等已知量测仪器，即可借由本发明的装置而量测出该IDE接口信号的周期时间(Cycle Time)。
本发明的另一目的是提供一种IDE周期时间的自动检测电路，借由本发明的量测，而得知在IDE控制器及装置中的UDMA模式的时序是否已被正确地设定。
为达成上述的本发明的目的，在本发明的较佳实施例中，包括一计数电路、一计数致能控制电路、一计数载入控制电路、一时钟信号源、一缓冲器、以及一显示单元，其中该计数致能控制电路是用以产生一致能信号，以致能该计数电路，其输入端是连接至IDE接口，而该计数载入控制电路是用以产生一计数载入信号，以启始及载入该计数电路的计数，其输入端是连接至IDE接口。该时钟信号源是直接取自于该电脑系统中PCI总线的时钟信号或是一可产生高频时钟信号的时钟信号产生器，用以供应该计数电路所需的输入时钟信号。
本发明的其它目的及其详细的电路架构，将借由以下的较佳实施例说明及附图，作进一步的说明，其中附图简要说明
图1是显示一包括有IDE接口的电脑系统简略示意图；图2是显示本发明的电路功能方框图；图3是显示本发明应用在猝发式读取周期时的实施例电路图；图4是显示在UDMA传输模式下的猝发式读取周期中的相关信号波形图；图5是显示本发明应用在猝发式写入周期时的实施例电路图。
图1是显示一包括有IDE接口的电脑系统简略示意图，在该系统架构中，中央处理器10是透过一系统局部总线20(Local Bus)与主存储器11连接，该局部总线20包括有一地址总线21、一数据总线22、一控制总线23。该局部总线20可透过一桥接器12(Bridge)连接一PCI或ISA总线24。
该PCI/ISA总线24可透过一IDE接口31而连接一硬盘装置32。本发明的周期检测装置4是连接于该IDE接口31，借由检测该IDE接口31的相关信号而可自动检测出该IDE信号的周期时间，并进而得知在IDE接口31及硬盘装置中的UDMA模式的时序是否已被正确地设定。
图2是显示本发明的周期检测装置4的电路功能方框图。本发明的周期检测装置4主要包括有一计数致能控制电路41、一计数载入控制电路42、一时钟信号源43、一计数电路44、一缓冲器45、一显示单元46，其中该计数致能控制电路41及计数载入控制电路42是连接至IDE接口31的相关信号，并可产生输出控制信号至该计数电路44，以致能及启始该计数电路44的功能。
该计数电路44在执行计数时所需的时钟信号是由一时钟信号源43所供应，该时钟信号源43可直接取用电脑系统的PCI总线的时钟信号，亦可以是一具有更高频率的外部时钟信号产生电路所产生的时钟信号。
缓冲器45是连接于该计数电路44的计数值输出端口，而显示单元46是连接于该缓冲器45的输出端。因此，计数电路44执行计数的结果将会先送到缓冲器45中，再由该显示单元46将其结果予以显示。
图3是显示本发明的较佳实施例电路图。由图3可知，该计数致能控制电路41中是可包括有一“或”门411(OR Gate)，其输入端是连接于该IDE接口31的DMACK#、HDMARDY#、STOP三个信号，而IDE接口31的另一信号DMARQ#则经过一反相器412再连接至“或”门411的其中一输入端。
该IDE接口31的DMACK#、HDMARDY#、STOP、DMARQ#四个控制信号是由电脑系统中的IDE控制器所产生，其功能定义为DMACK# 当周边设备向DMA控制器要求作DMA处理时，由DMA控制器通知周边设备同意认可信号；HDMARDY# 硬盘DMA数据传输备妥信号；STOP 传输停止信号；DMARQ由周边设备(硬盘)向DMA控制器要求作DMA处理的控制信号；同时参阅图4所示，其是显示在UDMA传输模式下的猝发式读取周期(Ultra DMA Read Burst Cycle)中的相关信号波形图。
当IDE接口的HDMARDY#及DMACK#为逻辑电平的低态、DMARQ信号在逻辑电平的高态、STOP信号在低态时，该“或”门411的输出端送出一低态的致能信号ENB至计数电路44的致能端CE#，以致能该计数电路44。
计数载入控制电路42中包括有一“与”门421(AND Gate)以及两个反相器422、423。IDE接口31所送来的HDMARDY#经过反相器422再连接至“与”门421的其中一输入端，而DSTROBE(闪控信号)则经过另一反相器423而连接至“与”门421的另一输入端。“与”门421的输出端所产生的载入信号LD是分别连接至计数电路44的载入端LOAD#、以及缓冲器45的输出致能端(OC#)。
当IDE接口的DSTROBE信号呈低态、HDMARDY#信号呈低态时，该启始信号LD会呈高态，使该计数器启始计数。当该LOAD#呈低态时，将停止计数并载入该计数。
借由上述的实施例电路，使得IDE周期时间T可以由显示在LED显示单元46上所显示的最大计数值而决定。例如，当使用一33MHZ的PCI总线时钟作为该计数器的时钟信号时，若该显示单元46上所显示的最大计数值为4，则其周期时间即为120ns。若需要更精确量测该周期时间，则可选用具有更高频率(例如100MHZ)的外部时钟产生器，来供应该计数器所需的时钟输入。
以上是以UDMA传输模式下的猝发式读取周期作一实施例说明，而UDMA写入周期的周期时间则可以依上述的类似方式而取得，只要将DDMARDY#来取代HDMARDY#、以及以HSTROBE来取代DSTROBE，如图5所示，而其动作方式与前述的读取实施例类似，兹不予重复赘述。
综上所述，本发明所提供的IDE周期时间检测装置，具有高度的产业利用价值，可达到预期的功效，且在专利申请前亦未有相同或类似的技术公开在先应当理解本发明的保护范围并不受限于上述描述的实施例，任何依据本发明所作出的等同变化皆应属于本发明的范畴，因此本发明的保护范围应以本发明的权利要求限定。
权利要求
1.一种设定在UDMA传输模式下的IDE周期时间检测电路，包括有一硬盘装置及一IDE接口，该硬盘装置经由IDE接口而连接至一电脑系统的PCI/ISA总线，其特征是该周期时间检测电路包括有一计数电路，具有一时钟输入端、一致能端、一载入端、一计数值输出端口，用以执行周期时间的计数；一计数致能控制电路，用以产生一致能信号，以致能该计数电路，其输入端是连接至IDE接口；一计数载入控制电路，用以产生一计数载入信号，以启始及载入该计数电路的计数，其输入端是连接至IDE接口；一时钟信号源，用以供应该计数电路所需的时钟信号；一缓冲器，连接于该计数电路的计数值输出端口，用以暂存该计数电路的计数输出值；一显示单元，连接于该缓冲器的输出端，用以显示该计数电路的计数输出值。
2.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该时钟信号源是取自于该电脑系统中PCI总线的时钟信号，用以供应该计数电路所需的输入时钟信号。
3.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该时钟信号源是一时钟信号产生器，用以供应该计数电路所需的输入时钟信号。
4.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数致能控制电路包括有一“或”门，该“或”门的输出端是连接于该计数电路的致能端，而其输入端是连接于该IDE接口的DMACK#、HDMARDY#、STOP、以及经由一反相器而连接于该IDE接口的DMARQ，以在猝发式读取周期时，由该“或”门产生一致能信号至该计数电路。
5.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数载入控制电路包括有一“与”门，该“与”门的输出端是连接于该计数电路的载入端，而其输入端是经由一反相器而连接于该IDE接口的HDMARDY#、以及经由一反相器而连接于该IDE接口的DSTROBE，以在猝发式读取周期时，由该“或”门产生一计数载入信号至该计数电路。
6.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数致能控制电路包括有一“或”门，该“或”门的输出端是连接于该计数电路的致能端，而其输入端是连接于该IDE接口的DMACK#、DDMARDY#、STOP、以及经由一反相器而连接于该IDE接口的DMARQ，以在猝发式写入周期时，由该“或”门产生一致能信号至该计数电路。
7.如权利要求1所述的设定在UDMA传输模式下的IDE周期时间检测电路，其特征是该计数载入控制电路包括有一“与”门，该“与”门的输出端是连接于该计数电路的载入端，而其输入端是经由一反相器而连接于该IDE接口的DDMARDY#、以及经由一反相器而连接于该IDE接口的HSTROBE，以在猝发式写入周期时，由该“或”门产生一计数载入信号至该计数电路。
全文摘要
一种设定在UDMA传输模式下的IDE周期时间检测电路,包括一计数电路、计数致能控制电路、计数载入控制电路、时钟信号源、缓冲器、和显示单元,其中该计数致能控制电路产生一致能信号致能该计数电路,其输入端连接至IDE接口,而该计数载入控制电路产生一计数载入信号,以启动及载入该计数电路的计数,其输入端连接至IDE接口。该时钟信号源直接取自于该电脑系统中PCI总线的时钟信号或是一可产生高频时钟信号的时钟信号产生器,用以供应该计数电路所需的输入时钟信号。
文档编号G06F11/22GK1369795SQ01103788
公开日2002年9月18日 申请日期2001年2月14日 优先权日2001年2月14日
发明者蔡俊男 申请人:神达电脑股份有限公司