总线仿真设备的制作方法

专利名称：总线仿真设备的制作方法
技术领域：
本发明涉及一种用于通过网络集线器线路在外设电路之间传送数据的总线仿真设备。
网络集线器或有网络集线器的网络在日本未经审查的专利公开NO。11-284636，11-168493，11-88397，62-220047和7-297853中描述过。
例如，日本未经审查的专利公开NO.11-284636公开了网络集线器设备和USB(通用串行总线)通信系统。这个出版物公开了直接将各设备之间的数据通道连接到网络集线器设备的附加功能。
日本未经审查的专利公开NO.11-88397公开了交换网络集线器。在这个出版物中，在多个高速网络接口部分和多个低速网络交换部分中提供串/并行转换器，在高速网络接口部分中的串行数据和在低速交换部分中的并行数据中执行数据传送，并且能够交换数据传送速率。
日本未经审查的专利公开NO.7-297853公开了在可扩展的循环局域网中远端站的轮询法。
在个人计算机的机箱和相关技术的数字式家用电器设备中，通常采用了使用平行布线总线的多点连接方式。
在相关技术的这种连接方式中，由于线路通道的阻抗的补偿和端接很困难，所以很难提高每一个信号线的数据传送速率。因此，电线数量增加并且经受着布线区域的增加、电磁干扰(EMI)的增加、线路长度的限制等等不利条件。
另外，在大规模集成电路(LSI)或相关技术的印制电路板的总线布线和总线结构中，当在外设电路之间传送像音频、视频等这样的数字信号的时候，很难同时在其它外设电路之间传送其它信号。
因此，已经需要用于满足相关技术的并行总线布线、总线驱动器、总线接收器等功能并且克服在如上述所说明的现有总线中的不利条件的总线仿真设备。
注意到串行网络标准，例如IEEE(电气和电子工程师协会)1394、通用串行总线(USB)和以太网，基本上是时分多址(TDMA)系统，所以很难像在通常总线中同样的方法执行同时的多路传送。
使用电话的广域网和异步传输模式交换系统(ATM)有网络集线器和辐射式拓扑结构，但是目标物理区域、设备规模、定时请求等有很大的不同并且在总线交换的概念上有着本质上的差异。
本发明的第一个目的是提供安装在LSI或印制电路板上并且可由并行总线代替的总线仿真设备。
本发明的第二个目的是提供在外设电路之间传送数据的同时，能够在其它外设电路之间传送数据的总线仿真设备。
按照本发明，所提供的总线仿真设备包括网络集线器电路；多个串行接口电路；和用于连接多个串行接口电路和网络集线器电路并且安装在大规模集成电路或印制电路板上的串行传送通道，串行接口电路包括用于将来自连接到串行接口电路的外设电路的并行数据转换成串行数据并且提供给串行传送通道的并-串行变换电路；和用于将通过串行传送通道由网络集线器电路提供的串行数据转换成并行数据并且提供给外设电路的串-并行变换电路；和将由串行接口电路通过串行传送通道提供的串行数据通过串行传送通道提供给在多个串行接口电路中连接到作为并行数据的传送目的的外设电路的串行接口电路的网络集线器电路。
最好是，网络集线器将多个串行接口电路分成多个组，用于预先执行数据传送并且在串行接口电路之间中继传递串行数据，以便在相应的多个组中传送并行数据。
最好是，通过串行传送通道从串行接口电路提供给网络集线器电路的串行数据包括指示传送目的的地址信息；并且网络集线器电路根据地址信息将串行数据提供给连接到作为传送目的的外设电路的串行接口电路。
最好是，网络集线器电路包括用于存储通过串行传送通道由串行接口电路提供的串行数据的缓冲器；用于提取包括在串行数据中的地址信息的提取电路；用于当多个传送请求存在于相同的传送目的时，确定传送优先级的控制电路；和用于根据由提取电路提取的地址信息和由控制电路确定的优先级选择串行数据的传送通道的选择电路。
作为另一种选择，可以将网络集线器电路配置为还包括用于检测来自串行接口电路的串行数据的传送结束和/或来自串行接口电路的中断的检测电路；并且控制电路根据检测电路的检测结果确定优先级。
作为另一种选择，可以将网络集线器电路配置为还包括用于产生有不同时钟频率的多个时钟信号的时钟信号发生电路；并且缓冲器依据作为传送源或传送目的的外设电路的传送速率接收来自时钟信号发生电路的时钟信号，并且依据提供的时钟信号在传送速率下输入/输出串行数据。
最好是，网络集线器电路包括用于控制在相应的多个串行接口电路的每一个之间串行数据传送的DMA控制器。
最好是，网络集线器电路通过串行传送通道将时钟信号提供给串行接口电路；并且串行接口电路将由网络集线器电路提供的时钟信号提供给根据时钟信号操作并且连接到串行接口电路上的外设电路。
作为另一种选择，可以将串行接口电路配置为包括用于计数在网络集线器电路中缓冲器中的数据数目的计数器；当计数器的计数值指示缓冲器没有空位时，停止发送串行数据到网络集线器电路，当计数器的计数值指示缓冲器有空位时，发送串行数据到网络集线器电路。
最好是，当由外设电路提供的此次并行数据正好等同于或基本上等同于前次的并行数据时，串行接口电路产生指示正好等同或基本上等同的标志并且将产生的标志提供给网络集线器电路；网络集线器电路包括用于存储相应于前次并行数据的前次串行数据的高速缓冲存储器并且根据存储在高速缓冲存储器中的串行数据和标记产生相应于这次并行数据的这次串行数据。
作为另一种选择，可以将串行接口电路配置为检测到在前次并行数据和这次并行数据之间的差异是±1，并且产生指示该差异的标记；网路集线器电路根据该标记在存储在高速缓冲存储器中的前次串行数据上操作±1的计算，以便产生这次的串行数据。
更有利的是，当通过串行传送通道从串行接口电路提供的这次的串行数据正好等同于或基本上等同于前次的串行数据时，网络集线器电路产生指示正好等同或基本上等同的标记；连接到作为传送目的外设电路上的串行接口电路包括用于存储相应于来自网络集线器电路的前次串行数据的前次并行数据的高速缓冲存储器，并且根据存储在高速缓冲存储器中的并行数据和来自网络集线器电路的标记产生这次的并行数据。
作为另一种选择，可以将网络集线器电路配置为检测到前次串行数据和这次的串行数据之间的差异是±1，并产生指示差异的标记；并且连接到作为传送目的外设电路上的串行接口电路根据该标记对存储在高速缓冲存储器中的前次并行数据进行±1计算，并且产生这次的并行数据。
更有利的是，当从外设电路提供的这次并行数据正好等同于或基本上等同于前次的并行数据时，连接到作为传送目的的外设电路的串行接口电路产生指示正好等同或基本上等同的标记，并且将产生的标记提供给网络集线器电路；连接到传送目的的外设电路的串行接口电路包括用于存储相应于来自网络集线器电路的前次串行数据的前次并行数据的高速缓冲存储器，并且根据存储在高速缓冲存储器中的并行数据和来自网络集线器电路的标记产生这次的并行数据。
作为另一种选择，可以将连接到传送目的的外设电路的串行接口电路配置检测为连接到传送目的的外设电路的串行接口检测前次并行数据和这次的并行数据之间的差异是±1，并且产生指示该差异的标记；连接到作为传送目的的外设电路的串行接口电路根据该标记对存储在高速缓冲存储器中的前次并行数据进行±1的计算，以便产生这次的并行数据。
最好是，在最常被传送的外设电路上的地址信息的数据长度比在最不常被传送的外设电路上的地址信息的数据长度短。
最好是，网络集线器电路提供多个传送速率的串行数据到串行接口电路，并且进行传送速率的测试；串行接口电路将在串-并行变换电路中产生的并行数据变换为在并-串行变换电路中的串行数据，并且在传送速率测试期间发回网络集线器电路。
最好是，在数据传送的空余时间期间，网络集线器电路进行多个串行接口电路之间的连接测试或自检测。
最好是，网络集线器电路有为了执行传送控制和/或差错恢复而将缓冲器的工作状态通知给高级的控制器或高级的系统的功能。
最好是，网络集线器电路将来自多个串行接口电路中的一个特定串行接口电路的串行数据从由串行数据中的地址信息指示的作为传送目的的外设电路提供到不同外设电路的串行接口电路。
更有利的是，并-串行变换电路将来自外设电路的并行数据变换成被编码的串行数据并且提供给网络集线器电路；串-并行变换电路将来自网络集线器电路的被编码的串行数据变换成被解码的并行数据。
更有利的是，并串行变换电路包括用于编码来自外设电路的并行数据的第一线性反馈移位寄存器；串-并行变换电路包括用于解码来自网络集线器电路的解码的串行数据的第二线性反馈移位寄存器；并且第一和第二线性反馈移位寄存器相互运算相反的计算。
作为另一种选择，在编码操作期间可以将第一线性反馈移位寄存器的工作频率配置为高于在用于移位和传送被编码的串行数据的传送运行期间的工作频率。
作为另一种选择，可以将第二线性反馈移位寄存器配置为在解码操作期间的工作频率高于在用于移位和接收来自网络集线器电路的已编码的串行数据的接收运行期间的工作频率。
作为另一种选择，可以将串行接口电路配置为还包括用于存储识别信息或编码密钥信息的寄存器并且在电源故障期间将后备电源提供给寄存器。
最好是，串行传送通道的信号线通过一个终端电阻进行终接，终端电阻包括多个并联的晶体管，多个晶体管选择性地设定为导通状态并且设定终端电阻值。
最好是，网络集线器电路和串行接口电路还包括用于将串行数据传送到串行传送通道的驱动器；和用于接收来自串行传送通道的串行数据的接收器；和用于屏蔽串行传送通道的信号线和连接驱动器和接收器的驱动电压的馈送线的导线。
更有利的是，接收器包括用于输出串行数据的差分放大电路；差分放大电路的一个输入端连接到串行传送通道的一个信号线；和差分放大电路的另一个输入端馈送作为通过分配驱动电压获得的电压的输入阈值。
更有利的是，串行传送通道的信号线通过串联的电容器和终端电阻元件接地。
作为另一种选择，可以配置为将用于屏蔽串行传送通道的信号线的导线和终端电阻元件的接地终端相连接。
按照本发明的上述总线仿真设备包括网络集线器电路，多个串行接口电路，和用于分别在多个串行接口电路和网络集线器电路之间连接的串行传送通道。
总线仿真设备安装在LSI或印制电路板上。
串行接口电路包括用于将来自外设电路的并行数据变换成串行数据并且提供给串行传送通道的并-串行变换电路和用于将来自网络集线器电路的串行数据变换成并行数据并且提供给外设电路的串-并行变换电路。
网络集线器电路将从串行接口电路提供的串行数据提供给连接到作为并行数据的传送目的的外设电路的串行接口电路。
如上述所说明，本发明的总线仿真设备具有与在相关技术的总线中的功能相同的功能。
本发明的这些和其它目的和特点从结合附图对优选实施例的下列描述中将变得明显清楚，其中；

图1是按照本发明的总线仿真设备的配置图；图2是在图1的总线仿真设备中外设电路、串行接口电路和网络集线器电路之间的连接关系的配置图；图3是外设电路和双向总线驱动器的连接关系图和用于说明与本发明的总线仿真设备对比的结构的图；图4A和4B是双向总线驱动器的一个例子的电路图；图5是在图1中总线仿真设备的实施例的配置图；图6是在图1中总线仿真设备中网络集线器电路的一个例子的配置图；图7是在图1中总线仿真设备中网络集线器电路的一个例子的配置图；图8是在图1中总线仿真设备中串行接口电路的一个例子的配置图；图9是一部分配置的一个例子的示意部分配置的图，这部分配置在图1中总线仿真设备的串行接口电路中是从输入来自外设电路的信号的部分到P/S变换电路。
图10是一部分配置的一个例子的示意部分配置的图，这部分配置在图1中总线仿真设备的串行接口电路中是从输入来自网络集线器电路的信号的部分到恢复并行数据的部分。
图11是在图1中总线仿真设备中网络集线器电路和串行接口电路的一个例子的配置图；图12是在图1中总线仿真设备中串行接口电路和网络集线器电路的连接形式的一个例子的配置图；图13是在图1中总线仿真设备中串行传送通道的配置图；图14是在图1中总线仿真设备中串行接口电路和网络集线器电路的连接形式的一个例子的配置图15是在图1中总线仿真设备的串行接口电路中P/S变换电路的一个例子的电路图；图16是在图1中总线仿真设备的串行接口电路中S/P变换电路的一个例子的电路图；和图17是在图15中P/S变换电路和在图16中S/P变换电路的操作的示意性的定时图。
下面，结合附图来描述本发明的优选实施例。
图1是按照本发明的总线仿真设备的配置图。
总线仿真设备90包括网络集线器电路80，多个串行接口电路10到70，和分别连接到多个串行接口电路10到70和网络集线器电路80的串行传送通道10S到70S。
总线仿真设备90安装在大规模集成电路(LSI)和/或印制电路板上。
串行接口电路10到70通过并行传送通道19P到79P连接到外设电路19到79。并且，网络集线器电路80从未示出的外部设备连接到串行传送通道80S。
外设电路19到79至少一个包括用于处理音频和/或视频数字信号的信号处理电路。外设电路19到79由，例如，中央处理器(CPU)、硬盘设备(HDD)、存储器、数字信号处理器(DSP)、前端处理器(FEP)等组成。
图2是在图1中总线仿真设备90中在外设电路、串行接口电路和网络集线器电路之间的连接关系的配置图。
注意到在外设电路19到79、串行接口电路10到70和网络集线器电路80之间各自的连接关系具有相同的配置。这里，在外设电路19、串行接口电路10和网络集线器电路80之间的连接关系将作为一个示例来说明。
串行接口电路10包括用于将并行数据变换成串行数据的并-串行变换电路(P/S变换电路)11和用于将串行数据变换成并行数据的串-并行变换电路(S/P变换电路)18。
串行数据和时钟信号各自的信号线一对一地连接到网络集线器80的连接端口(未示出)。注意到当在高速下执行长传送距离的数据传送的时候，最好通过执行终端处理来防止信号波形的失真。
外设电路19将指示地址信息的信号、指示并行数据的信号、读/写控制信号等提供给P/S变换电路11。
P/S变换电路11根据来自外设电路19的信号将并行数据变换成串行数据并且将串行数据连同传输时钟信号一起传送给网络集线器电路80。
将来自网络集线器电路80的串行数据和接收时钟信号提供给S/P变换电路18。S/P变换电路18将串行数据变换成并行数据并且将并行数据连同响应信号ACK等一起传送给外设电路19。
如上述所说明的，P/S变换电路11接收来自外设电路19的并行的数据，在时间轴上将接收的数据变换成串行数据并且通过串行传送通道10S传送给网络集线器电路80。
在网络集线器电路80中，根据指示串行数据的传送源的P/S变换电路11(或外设电路19)的信息、数据传送目的地址、R(读)/W(写)控制信息等，通过串行传送通道，将数据传送给适当的S/P变换电路。
S/P变换电路通过串行传送通道10S将从网络集线器电路80发送的串行数据变换成并行数据并且将并行数据传送给作为数据传送最终目的的外设电路。
例如，S/P变换电路18通过串行传送通道10S将从网络集线器电路80发送的串行数据变换成并行数据并且将并行数据传送给作为数据传送目的的外设电路19。
当从一个外设电路给其它外设电路写数据时，指示写(W)的信号和指示被写部分(传送目的)的地址信息(地址)的信号以及写数据通过网络集线器电路80发送。
另一方面，当一个外设电路从其它外设电路读数据的时候，指示读(R)的信号和指示读源(要读的目标)的地址信息(地址)的信号通过网络集线器电路80发送给作为要读的目标的外设电路。然后，通过P/S变换电路、网络集线器电路80和S/P变换电路，将从其它外设电路读的数据发送给请求读的外设电路。
如上述所说明的，总线仿真设备90连接在有并行接口的外设电路之间并且分程传递数据传送。
图3是外设电路和双向总线驱动器的连接关系图并且用于说明表现出与本发明的总线仿真设备形成对比的结构。
在图3中，外设电路119经由双向总线驱动器119W连接到并行总线信号线B1,B2,……。
同样，外设电路129和139经由双向总线驱动器129W和139W连接到信号线B1,B2,……。
注意到外设电路119到139、双向总线驱动器119W到139W和信号线B1,B2,……的各自连接关系具有相同的结构。这里，外设电路119、双向总线驱动器119W和信号线B1,B2,……将作为示例来说明。
双向总线驱动器119W包括总线驱动器D1t,D2t,……,和总线接收器D1r,D2r……。
总线驱动器D1t,D2t,……的输出端连接到相应的总线接收器D1r,D2r,……的输入端和相应的信号线B1,B2,……。
总线驱动器D1t,D2t,……的输出信号输出到相应的信号线B1,B2,……总线接收器D1r,D2r,……接收来自相应信号线B1,B2,……的信号作为输入。
总线驱动器D1t由三态驱动器组成，给它的输入端提供来自外设电路119的数据信号P1Q1并且给它的控制端提供来自外设电路119的控制信号P1C1。
总线接收器D1r由驱动器组成并且将它的输出信号P1R1提供给外设电路119。
总线驱动器D2t由三态驱动器组成，给它的输入端提供来自外设电路119的数据信号P1Q2并且给它的控制端提供来自外设电路119的控制信号P1C2。
总线接收器D2r由驱动器组成并且将它的输出信号P1R2提供给外设电路119。
在图3中，在任何一个双向总线驱动器119W到139W……中各自的三态驱动器设定为导通状态并且经由其它的双向总线驱动器将数据传送给任何一个外设电路119到139……图4是双向总线驱动器的一个例子的电路图。能够通过利用在图4A或图4B中表示的代替图3中双向总线驱动器的双向总线驱动器连接到外设电路。注意到在图4A和4B中的双向总线驱动器是相同的电路。
在图4A中的双向总线驱动器包括总线驱动器E1t、接收器D1r和上拉电阻(pull-up resistance)Ru。
总线驱动器E1t是漏极开路式总线驱动器，它的输出端连接到总线接收器D1r的输入端、上拉电阻Ru和信号线B1。
通过连接在图4中与信号线B1并联的双向总线驱动器，信号线B1能保持在高电平下以便当信号D为低电平的时候使信号R处于高电平，而信号线B1能保持在低电平以便当信号D是在高电平的时候使信号R为低电平。
在图4B中的双向总线驱动器包括总线驱动器F1t、总线接收器D1r和上拉电阻Ru。
总线驱动器F1t是三态总线驱动器并且它的输出端连接到总线接收器D1r的输入端、上拉电阻Ru和信号线B1。
通过连接在图4B中与信号线B1并联的双向总线驱动器，信号线B1能保持在高电平下以便当信号D在低电平的时候使信号R处于高电平，而信号线B1能保持在低电平下以便当信号D在高电平的时候在使信号R处于低电平。
注意到在利用三态驱动器或漏极开路式驱动器的线或连接中，多个驱动器连接到相同的信号线。因此，信号通道的特征阻抗的有效端接和补偿是困难的并且信号波形可能失真。因此，与一对一连接的情况相比较很难获得每个信号线更高的数据传送速率并且当保持传送速率的时候很难传送长的距离。
另外，由于不传送信号的三态驱动器和漏极开路式驱动器有大的电容性负载，所以有随着连接数增加传送速率下降的一方面。
图5是在图1中总线仿真设备90的实施例的配置图。在图5中，省略了在串行接口电路和网络集线器电路之间时钟信号的传送/接收。
下面，将描述如在本发明的电路配置中在图3和4中所示的现有三态驱动器(三态驱动器)、漏极开路式驱动器和总线线路功能的仿真方法。注意到图5中的信号P1C1、P1Q1、P1R1、P1C2、P1Q2和P1R2与在图3中连接到双向总线驱动器的控制信号或传送、接收信号相同。
总线仿真设备901包括串行接口电路101到301,…，串行传送通道10S1到30S1,…和网络集线器电路801。
注意到串行接口电路101到301,…是在图1中相应的串行接口电路10到30,…的示例。
以同样的方式，串行传送通道10S1到30S1,…是图1中相应的串行传送通道10S到30S,…的示例。
再有，网络集线器电路801是图1中网络集线器电路80的示例。
串行接口电路101到301,…将来自相应的外设电路191到391的信号从并行数据变换成串行数据并且传送到网络集线器电路801。
网络集线器电路801根据来自串行接口电路101到301的串行数据选择要提供给外设电路的信号进行选择计算。
网络集线器电路801进行由P1R1=P1C1*P1Q1+P2C1*P2Q2+P3C1*P3Q3+…指示的计算。
网络集线器电路80还进行由P1R2=P1C2*P1Q2+P2C2*P2Q2+P3C2*P3Q3+…指示的计算，与对P1R3、…进行同样的计算。
网络集线器电路801然后将信号P1R1,P1R2,…作为串行数据提供给各自的串行传送通道10S1到30S1,…连接到串行传送通道10S1到30S1,…的串行接口电路101到301,…将来自网络集线器电路801的串行数据变换成并行数据并且提供给外设电路191到391,…作为上述传送目的的外设电路通过像将指示传送目的的地址信息的信号传送给作为传送目的的外设电路的方式接收信号P1R1,P1R2,…，有可能将数据传送通知给作为传送目的的外设电路。
如上述所说明的，能够通过在本发明的电路配置中P/S变换、串行传输、由网络集线器电路运算的信号选择计算、串行传输和S/P变换的处理过程来仿真由如图3中现有总线执行的一次传送。
由于如在图4A和4B中所示的电路等效地运算，所以利用在部分现有总线中使用的漏极开路式驱动器的线“或”计算能够在本发明的电路配置中以同样的方式执行仿真。
网络集线器电路801可以在上述选择计算的时候将外设电路191到391,…分成执行数据传送的外设电路组。例如，作为传送目的的外设电路可以根据将串行数据传送到网络集线器电路801的串行接口电路而变窄并且相应于变窄的外设电路运算选择计算。
作为分组的结果，有可能在多个分开的总线同时存在的地方执行仿真并且在多个组之间同时地传送数据，选择计算的计算次数能减少并且计算时间能缩短。
如上述所说明的，连接到如图3中所示的总线的信号线(总线)和双向总线驱动器可以通过网络集线器电路801和串行接口电路101到301,…来配置。通过动态地改变在上述网络集线器电路中的逻辑计算，分组也能够动态地改变并且数据能够在组之间每次并行传送。
图6是在图1中总线仿真设备的网络集线器电路的一个例子的配置图。在下文中，将描述利用不在上述总线驱动器、总线接收器和总线布线水平的地址的在传送的功能水平下仿真现有总线的方法。
网络集线器电路802包括地址提取电路181A,182A,…18NA，缓冲寄存器181B,182B,…18NB，传送目的选择电路181C,182C,…18NC和输入选择电路181D,182D,…18ND。
例如，缓冲寄存器181B的输入端通过串行传送通道10S连接到串行接口电路10。
类似地，缓冲寄存器182B到18NB(注意N=7)通过相应的串行传送通道20S到70S连接到串行接口电路20到70。
例如，输入选择电路181D的输出端通过串行传送通道10S连接到串行接口电路10。
类似地，输入选择电路182D到18ND(注意N=7)的输出端通过相应的串行传送通道20S到70S连接到串行接口电路20到70。
注意到缓冲寄存器181B,182B,…18NB可以配置为先入先出类型的缓冲器。
缓冲寄存器181B到18NB，地址提取电路181A到18NA，传送目的选择电路181C到18NC和输入选择电路181D到18ND的连接关系具有相同的结构。现在，将主要说明缓冲寄存器181B、地址提取电路181A、传输目的选择电路181C和输入选择电路181D到18ND的连接关系。
通过串行传送通道10S将来自串行接口电路10的串行数据提供给缓冲寄存器181B并且保持串行数据。
地址提取电路181A从输入到网络集线器电路802的上述串行数据中提取传送目的的地址信息。具体地，从存储在缓冲寄存器181B中的串行数据中提取地址信息。
传送目的选择电路181C根据由地址提取电路181A提取的地址信息，选择存储在缓冲寄存器181B中的串行数据的传送通道。
在输入选择电路181D到18ND之中相应于上述地址信息的输入选择电路接收来自传送目的选择电路181C的串行数据作为输入并且通过串行传送通道将输入的串行数据提供给串行接口电路。串行接口电路连接到作为相应于上述地址信息的传送目的的外设电路。
网络集线器电路802能够通过利用不同的传送通道同时执行并行的数据传送。
注意到有可能在网络集线器电路802中多个传送请求传送到相同的传送目的的可能性。为了处理这种情况，最好预先确定优先级或提供用于确定优先级的控制电路以便根据它来传送数据。
图7是在图1中总线仿真设备中网络集线器电路的一个例子的配置图。
网络集线器电路803具有一种配置，在其中控制电路280P、信号发生电路280和检测电路281E到28NE进一步地提供给图6中网络集线器电路802。注意到与图6中网络集线器电路802中那些相同的元件使用了相同的标号，并且对这些相同元件的说明将适当地予以省略。
网络集线器电路803包括信号发生电路280，控制电路280P，检测电路281E到28NE，地址提取电路181A到18NA，缓冲寄存器181B到18NB，传送目的选择电路281C到28NC和输入选择电路281D到28ND。
例如，输入选择电路281D的输出端通过串行传送通道10S连接到串行接口电路10。
类似地，输入选择电路282D到28ND(注意N=7)通过串行传送通道20S到70S连接到串行接口电路20到70。
缓冲寄存器181B到18NB、地址提取电路181A到18NA、检测电路281E到28NE、传送目的选择电路281C到28NC和输入选择电路281D到28ND的连接关系是以同样的方式进行配置。这里，将主要说明缓冲寄存器181B、地址提取电路181A、检测电路281E、传送目的选择电路281C和输入选择电路281D到28ND的连接关系。
通过串行传送通道10S将来自串行接口电路10的串行数据提供给缓冲寄存器181B并且在这里存储串行数据。
地址提取电路181A从输入到网络集线器电路803的上述串行数据中提取传送目的的地址信息。例如，从存储在缓冲寄存器181B中的串行数据中提取地址信息。
检测电路281E从输入到网络集线器电路803的上述串行数据中检测指示瞬时传送结束和/或中断的信息。具体地，从存储在缓冲寄存器181B中的串行数据中检测瞬时传送结束和/或中断并且将检测信号输出到信号发生电路280。
根据指示脉冲串传送结束的标记数据的检测或根据检测到通过传送通道的数据传输在某一段时间中没有执行，检测电路281E将检测信号输出到信号发生电路280。
信号发生电路280根据来自检测电路281E的检测信号产生脉冲串传送结束标志或中断信号并且提供给控制电路280P。
控制电路280P负责例如网络集线器电路803的总控制，根据来自信号发生电路280的脉冲串传送结束标志或中断信号将指示优先级的优先级控制信号提供给输入选择电路281D到28ND并且控制输入选择电路281D到28ND的次序以便选择传送目的选择电路。
控制电路280P根据脉冲串传送结束标志或中断信号暂时改变确定循环算法等的优先级，并且将指示以改变的优先级的优先级控制信号提供给输入选择电路281D到28ND。举例来说，当脉冲串传送异常结束时，在重新执行脉冲串传送时，优先级控制信号给传送通道最高的优先级。
可以在网络集线器电路803中或在它之外提供控制电路280P。
传输目的选择电路281C根据地址提取电路181A提取的地址信息，选择存储在缓冲寄存器181B中的串行数据的传送通道。
在输入选择电路281D到28ND中相应于上述地址信息的输入选择电路依据优先级控制信号选择传送目的选择电路281C，接收来自被选择的传送目的选择电路281C的串行数据作为输入并且通过串行传送通道将输入的串行数据提供给串行接口电路。
网络集线器电路803能够通过利用不同的传送通道每次执行并联的数据传送。
另外，当多个传送请求传送到相同的传送目的时，数据传送能够依据优先级执行。同样，优先级可以增加到外设电路用于执行数据传送。
在图6中网络集线器电路802中和/或在图7中网络集线器电路803中，提供了用于产生有多个频率的时钟信号的时钟信号发生电路以便通过多个时钟信号使缓冲寄存器181B到18NB的串行传送速率可变。多个时钟信号的选择在例如控制电路280P中执行，并且时钟信号发生电路由例如多个振荡电路组成。
通过使缓冲寄存器181B到18NB的串行传送速率可变，有可能依据各自串行传送通道和外设电路的特性设定串行传送速率并且提高由外设电路接收的数据的可靠性。
在图6中网络集线器电路802中和/或在图7中网络集线器电路803中，也可以提供用于激活和结束数据传送、产生传送目的地址等的直接存储器存取(DMA)控制器。
例如，可以配置提供了相应于连接到网络集线器电路上的各串行接口电路(或各外设电路)的DMA控制器以便控制传送源地址(源地址)、传送目的地址(目的地址)、读控制信号、写控制信号、字计数器等等。DMA控制器有至少两个系统的数据传送接口，在其中两个系统中的一个相当于数据传送侧的外设电路而另一个相当于数据接收侧的外设电路。
通过在网络集线器电路中提供DMA控制器，能够改善数据传送速率。
在图6中网络集线器电路802中和/或在图7中网络集线器电路803中，可以提供用于产生时钟信号的振荡电路或用于传送来自外部设备的时钟信号的电路。可以配置用于将从网络集线器电路传送的串行数据传送给串行接口电路的时钟信号由外设电路接收并且外设电路将接收的时钟信号作为外设电路中的时钟信号使用。
通过如上述利用共同时钟信号，能够在网络集线器电路和外设电路之间获得精确的同步，并且可以省略外设中接收时钟信号的时钟信号振荡电路。
注意到当将固定时钟信号从网络集线器电路提供给外设电路时，可以配置将其作为在外设电路中使用。
当将断续的时钟信号从网络集线器电路提供给外设电路时，可以当作它在外设电路中使用，或根据使用的断续的时钟信号配置外设电路以便在时钟再生电路中再生时钟信号。
图8是在图1中总线仿真设备90的串行接口电路的一个例子的配置图。
串行接口电路101包括P/S变换电路111，传送控制电路112，响应标记检测电路114和S/P变换电路118。
例如，串行接口电路101通过并行传送通道19P连接到外设电路19并且通过串行传送通道10S连接到网络集线器电路80。
P/S变换电路111根据来自外设电路19的写控制信号WE和写数据产生由并行数据组成的写数据并且将其提供给网络集线器电路80。
S/P变换电路118根据来自网络集线器电路80的信号将由并行数据组成的读数据、指示读数据存在的信号(数据-存在)、响应标记(响应信号)ACK等提供给外设电路19。
响应标记检测电路114检测来自从网络集线器电路80提供给S/P变换电路118的数据的响应信号ACK并且将标记检测信号提供给传送控制电路112。
传送控制电路112是用于执行串行接口电路101的传送控制和接收控制的电路并且包括计数器113。传送控制电路112根据计数器113的计数值执行P/S变换电路111的传送控制和S/P变换电路110的接收控制。
计数器113计数在网络集线器电路80中缓冲器(缓冲寄存器)中的数据数目。计数器113为每一个数据传送正好增加一个计数值并且在实现缓冲器的数值下产生进位信号。
将进位信号作为缓冲器满的信号发送给在数据传送侧的外设电路，并且由外设电路的数据传送将暂停，直到缓冲器获得一些空位。
当标记检测电路114检测到指示获得一个空位的缓冲能力的响应信号ACK时，计数器113正好减少一个计数值并且停止输出进位信号。
如上述所说明的，在信号交换方法中，在网络集线器电路80的缓冲器与串行接口电路101之间数据传送成为可能。
高速缓存机构图9是在图1中总线仿真设备90的串行接口电路中从信号从外设电路输入的部分到P/S变换电路的部分配置图。
串行接口电路102包括写控制电路212，高速缓冲存储器213，比较电路214，选择电路215和P/S变换电路211。
由于高速缓存机构，串行接口电路102实现了有效的数据传送。
在利用串行接口电路102的总线仿真设备中，例如，在串行接口电路102和网络集线器电路80中分别提供的高速缓冲寄存器中重写复制地址信息和/或传送数据。
然后，在开始传送之前检查作为用于传送的相同地址信息或数据是否存在于高速缓冲寄存器中并且当是的时候，将指针值发送到高速缓冲寄存器代替传送地址信息或数据本身。在串行数据的顶部提供标记位用于区别地址信息或数据的正常传送和指针值传送。
例如，给写控制信号212同时被提供来自外设电路的传送数据和允许写入信号WE和比较电路214的输出信号。
写控制电路212根据允许写入信号WE和比较电路214的输出信号将来自外设电路的传送数据写入高速缓冲存储器213中。
高速缓冲存储器213暂时存储由写控制信号212写入的传送数据并且将其提供给比较电路214。
比较电路214比较来自外设电路的传输数据和来自高速缓冲存储器213的传输数据(高速缓存数据)并且输出指示比较结果的信号给选择电路215。
作为在比较电路214中的比较结果，当来自外设电路的传送数据和高速缓存数据相匹配的时候，也就是，当命中高速缓冲存储器时，比较电路214输出指示匹配部分的指针值给选择电路215。
选择电路215将指针值输出到P/S变换电路211并且在串行数据的顶部设定指示指针值传送的标记。
由于指针值和标记的输出，P/S变换电路211能够压缩和传送数据。
在网络集线器电路80中，根据标记和指针值从网络集线器电路中的高速缓冲存储器中提取相同的数据并且能够通过将提取的数据复制到网络集线器电路中的缓冲寄存器中提高数据传送速率。
作为在比较电路214中比较的结果，当传送数据和高速缓存数据不匹配时，也就是，没有命中高速缓冲存储器，比较电路214将指示不匹配的不匹配信号输出到选择电路215。
选择电路215根据不匹配信号将来自外设电路的传送数据输出到P/S变换电路。另外，写控制电路212根据不匹配信号在高速缓冲存储器213中重写来自外设电路的传送数据。
在图9中串行接口电路102中，当比较来自外设电路的传送数据和高速缓存数据的时候，比较电路214正好向/从高速缓存数据增加和/或减少1以便产生计算数据，并且还在产生的计算数据上执行比较。
当来自外设电路的传送数据和计算数据相匹配时，在P/S变换电路211的串行数据的顶部设定指示±1计算的标志。
例如，就地址信息或简单数据来说，在一些情况下它与前次的传送数据只是±1的区别，因而，有可能使数据传送更有效。
注意到在串行传送时，在传送和接收两侧首先确定一个帧的固定长度的情况下，当在数据一个帧的串行传送期间保留传送比特的一个串数据变成和在前一时刻的数据一样时，发送帧完成信号并且结束一个帧的传送。在接收侧，可以配置从以前接收的数据中取出数据串的必需保留比特。
如上述所说明的，当在一个帧的串行传送中间随后的数据与以前的数据一样时，通过在接收侧在中间暂停一个帧的传送和通过将来自以前数据的保留比特带给接收侧来获得有效的数据传送。
另外，当在使用端口频率的地址信息和要求高传送速率的地址信息上执行并行串行变换时，可以将P/S变换电路211配置为通过指定与其它地址的长度相比较更短的模式产生具有短数据长度的地址串行数据。
通过使地址信息的串行数据长度变短，能够获得有效的数据传送。
图10是在图1的总线仿真设备90的串行接口电路中从网络集线器电路80输入信号到恢复并行数据的部分电路的一个例子的部分配置图。
串行接口电路103包括写控制电路217，高速缓冲存储器219，选择电路216和S/P变换电路218。
串行接口电路103通过高速缓存机制实现数据传送的效率。
在使用串行接口电路103的总线仿真设备中，在串行接口电路103和102两者中各高速缓冲存储器中重写复制地址信息和/或传送数据。在串行接口电路102和103之间通过网络集线器电路80形成传送通道。
将来自网络集线器电路80的串行数据提供给S/P变换电路218，将提供的数据变换成并行数据并且将其提供给选择电路216和写控制电路217。
将来自S/P变换电路218的并行数据、指示数据存在于S/P变换电路218中的存在信号(数据-存在)、上述标记和指针值提供给写控制电路217。
写控制信号217根据存在信号、标记和指针值将S/P变换电路218的输出数据写到高速缓冲存储器219。
高速缓冲存储器219暂时存储由写控制电路217写入的传送数据并且将其提供给选择电路216。
当上述标记指示指针值存在时，也就是，命中高速缓冲存储器，选择电路216提取相应于来自存储在高速缓冲存储器219中的传送数据的(高速缓存数据)指针值的部分，以便根据指针值产生恢复的数据，并且将恢复的数据作为并行数据传送给外设电路。
另一方面，当上述标记指示指针值没有时，也就是，没有命中高速缓冲存储器，选择电路216选择来自S/P变换电路218的并行数据并且将其传送给外设电路。另外，写控制电路217在高速缓冲存储器219中重写来自S/P变换电路的并行数据。
在串行接口电路103中，当标记指示±1计算时，写控制电路217对高速缓存数据进行±1计算，并且在选择电路216中选择与上述计算数据相同的数据并且提供给外设电路。
注意到，当通过串行传送通道由作为传输源的串行接口电路提供的这次的串行数据正好等同于或基本上等同于前次的串行数据时，网络集线器电路产生指示正好等同或基本上等同的标记。然后，可以配置连接到作为传送目的的外设电路的串行接口电路103以便根据存储在存储相应于来自上述网络集线器电路的以前串行数据的以前并行数据的高速缓冲存储器219中的并行数据产生这次的并行数据。
测试在总线仿真设备90中，为了将S/P变换电路的输出信号转换到P/S变换电路的输入信号，在串行接口电路中提供转换电路，并且通过在网络集线器电路和串行接口电路之间形成环路，能够进行数据传送测试。
在这种情况下，由一个串行传送通道(单向信号传送通道×2)形成环路，在串行传送通道上在多个传送速率下发送和接收数据并且检测数据差错。根据测试结果，检测并使用最佳传送速率和/或传送时钟频率。
具体地，进行如下的传送测试。
当在串行接口电路和网络集线器电路之间通信时，增加一个指示数据类型的标记，并且在该各类型中准备指示传送测试开始或结束的标记形式。
在网络集线器电路或外部系统在执行系统的初始复位以后，控制网络集线器电路或外部系统电路经网络集线器电路发送传送测试开始标志到串行接口电路。接收传送测试标记的串行接口电路变为测试模式并且将在S/P变换电路中产生的并行数据变换成在P/S变换电路中的串行数据并且将其发送。
在测试模式中，配置测试系统以便从网络集线器电路发送的串行数据形成U形转弯返回到网络集线器电路。
在测试系统中，通过多个传送速率从网络集线器电路发送串行数据，接收返回的串行数据，并且检测在发送的串行数据和接收的串行数据两者之间是否有数据差错。
另外，当在串行接口电路和网络集线器电路的输入/输出(I/O)部分提供了诸如延迟时间调节、转换速率调节、阈值(Vth)调节、终端电阻值调节、发送/接收时钟频率调节等这样的调节机制时，通过利用上述测试系统来检测并且调节适当的条件。
注意到，可以配置网络集线器电路80，以便在数据传送的空余时间期间进行上述多个串行接口电路10到70和网络集线器电路80之间的连接测试和自检测。
为了调试和测试给网络集线器电路80，提供用于监视数据传送状态的监视电路。监视电路有监视(窥探)将数据传送给串行接口电路和从串行接口电路接收数据的各端口的运行状态的功能，并且按照来自网络集线器电路内部的控制电路或外部系统控制电路的指令监视和报告。例如，监视电路监视和报告缓冲寄存器的运行状态，或监视检测电路281E到28NE的输出信号和信号发生电路280的输出信号，并且报告给执行传送控制和差错恢复等的控制电路和/或控制系统。
可以给网络集线器电路80提供虚拟端口仿真功能。
例如，当在调试期间可以在网络集线器电路中提供通过假装其它连接端口或不存在的虚拟连接端口的指定连接端口传送数据的虚拟端口仿真功能。具体地，提供了转换各自连接端口的端口地址的功能(为了能够在初始设定时转换，提供了用于为各自端口确定端口地址的寄存器)。
可以配置网络集线器电路80以便将来自在多个串行接口电路10到70中指定的串行接口电路的串行数据提供给从作为由在串行数据中地址信息指示的传送目的的一个连接到不同的外设电路的并行接口电路。
图11是表示在图1中总线仿真设备90中网络集线器电路和串行接口电路的一个例子的配置图和有用于组接传送通道的多个晶体管的串行接口电路的一个例子的配置图。
网络集线器电路804包括用于产生有不同频率的多个时钟信号CLK1到CLKN的振荡电路C1到CN和选择器SL，并且选择器SL通过来自在控制电路中未示出的选择控制信号在时钟信号CLK1到CLKN中选择特定的时钟信号并且将其提供给总线驱动器80D。
在网络集线器电路804中，串行接口电路104包括用于接收从总线驱动器80D发送的时钟信号的总线接收器10R。多个并联的晶体管连接到总线接收器10R的输入侧。注意到总线接收器10R可以是用于接收代替时钟信号的串行数据的总线接收器。
N沟场效应晶体管(Pch FET)的源极接地成为地电位GND，漏极连接到总线接收器10R的输入端并且给栅极提供来自在串行接口电路104中未示出的控制电路的终端电阻值的控制信号。
给P沟场效应晶体管(Nch FET)的源极提供电源电压VDD，漏极连接到总线接收器10R的输入端并且给栅极提供来自串行接口电路104中控制电路的终端电阻值的控制信号。
多个晶体管通过终端电阻值的控制信号选择地设定为导通状态，并且能够设定总线接收器10R的终端电阻值。
注意到在用于与在图1中同样的方式接收从串行接口电路104中总线驱动器发送的串行数据的在网络集线器电路804中的总线接收器中，通过在总线接收器的输入侧连接多个晶体管并且选择地设定为导通状态来设定终端电阻值。
图12是在图1中总线仿真设备90中串行接口电路和网络集线器电路的连接形式的一个例子的配置图。
串行接口电路105包括P/S变换电路511，S/P变换电路518，总线驱动器511C和511D，和总线接收器518C和518D。串行接口电路105和网络集线器电路805通过传送通道10S5连接。
总线驱动器511C将来自P/S变换电路511的时钟信号发送到网络集线器电路805中的总线接收器581C。
总线驱动器511D将来自P/S变换电路511的串行数据发送到网络集线器电路805中的总线接收器581D。
总线接收器518C接收来自网络集线器电路805中的总线驱动器588C的时钟信号。
总线接收器518D接收来自网络集线器电路805中的总线驱动器588D的串行数据。
主电源线将电源电压提供给串行接口电路105和网络集线器电路805。
用于提供驱动总线驱动器和总线接收器的电源电压的I/O电源线连接到总线驱动器511C、511D、588C和588D和总线接收器518C、518D、581C和581D的电源端。
在串行接口电路10S5中，用于驱动的I/O电源线连同接地线一起用作串行传送通道10S5的信号线的屏蔽。同样地，通过利用来自用于总线驱动器511C、511D、588C和588D的公用I/O电源线的相同电源电压，有可能在具有不同电源电压的IC芯片之间传送/接收串行数据中减少功耗并且有可能通过更小的信号振幅来减少功耗。
总线接收器518C、518D、581C和581D由差分放大电路组成，正相输入端连接到信号线，给反相输入端提供由分配用于驱动的I/O电源线的电源电压而产生的电压，并且差分放大电路接收来自串行传送通道10S5的串行数据并且将其输出。
用于从上述用于驱动的I/O电源线驱动的电源电压由在串行接口电路105侧的电阻R11和R12分压和在网络集线器电路805侧的电阻R81和R82分压，通过利用由此产生的电压(参考电压)作为串行数据，有可能通过利用公用的电源电压传送/接收数据。注意到有可能通过运算开关电容器计算来分配驱动器电源电压以便在输入串行数据信号的时候作为输入阈值使用。
图13是在图1中总线仿真设备90中串行传送通道的一个例子的配置图。
在串行接口电路109中的总线驱动器911D通过串行传送通道10S9将串行数据发送到在网络集线器电路809中的总线接收器981D。
在串行传送通道10S9中，串联连接的电容器C93和终端电阻元件R93通过连接到或接近接收端而终止，而且另外，串行数据通过的信号线利用地电位线GND屏蔽。电容器C93和终端电阻元件R93能够阻止电流从终端电阻流到地线并且能够在数据传输期间减少功耗。
注意到用于转换用来以执行多个单输入和一个参考电压输入的电路来执行微分输入的输入电路的电路可以提供作为在输入/输出部分的输入/输出(I/O)单元。
另外，在输入/输出部分提供用于转换单输出、微分输出或多驱动输出的电路用调整速率转换，以便有效地利用输入/输出脚。
图14是在图1中总线仿真设备90中串行接口电路和网络集线器电路的连接形式的一个例子的配置图。
串行接口电路106包括P/S变换电路611、S/P变换电路618、总线驱动器611C和611D、总线接收器618C和618D和寄存器619。串行接口电路106和网络集线器电路806通过串行传送通道10S连接。
总线驱动器611C将来自P/S变换电路611的时钟信号发送到网络集线器电路806中的总线接收器681C。
总线驱动器611D将来自P/S变换电路611的串行数据发送到总线接收器681D。
总线接收器618C接收来自网络集线器电路806中的总线驱动器688C的时钟信号。
总线接收器618D接收来自网络集线器电路806中的总线驱动器688D的串行数据。
主电源线将电源电压提供给串行接口电路106和网络集线器电路806并且提供用于驱动总线驱动器和总线接收器的电源电压。主电源线连接到总线驱动器611C、611D、688C和688D和总线接收器618C、618D、681C和681D的电源端。
网络集线器806通过主电源线将I/O电源电压或输入参考电源电压提供给串行接口电路106。
注意到当电源出故障时，诸如网络集线器电路806的AC电源降低，从代替来自主电源线的电源电压的未示出的电池中提供用于备份的电源电压。
在电池和主电源线之间连接二极管D61和D62以便防止回流。
由于备份电源电压，IC芯片的识别信号和/或编码密钥(encode key)存储在外设芯片(在串行接口电路中的IC芯片)的寄存器619中，并且识别信号和/或编码密钥用于为通信编码或解码。注意到随机存取存储器(RAM)可以代替寄存器619使用。
编码和解码可以配置为在P/S变换电路和S/P变换电路中的移位寄存器中增加一个异或(XOR)门或选择器，以便P/S变换电路编码传送数据和S/P变换电路解码传送数据。
图15是在图1中总线仿真设备90的串行接口电路中P/S变换电路的一个例子的电路图。
P/S变换电路111包括选择器710到718，D型触发器(DFF)720到728，反相电路729、或电路731和741，异=非或电路(exclusive-NOR)740和触发器(FF)730。
例如，从连接到P/S变换电路111的外设电路或从在有P/S变换电路111的串行接口电路中的控制电路提供并行数据D0到D8，起动信号XLD，输出批准信号OUTEN和时钟信号CK。
在输入端S给选择器710到718提供编码起动信号XLD，当起动信号XLD是低电平时选择提供给输入端A的信号并且输出到输出端X，而当起动信号XLD是高电平时选择提供给输入端B的信号并且输出到输出端X。
给选择器710到718的输入端A提供相应的并行数据D0到D8。
给选择器711到718的输入端B提供来自相应DFF720到727的输出端Q的输出信号。
给DFF720到728的输入端D提供来自相应选择器710到718的输出端X的输出信号。
给DFF720到728的时钟输入端提供时钟信号CK。
给EXNOR电路740提供DEF724和728的输出信号并且将被提供信号的异或(XOR)的负值提供给选择器710的输入端B。
在FF730中，将输出批准信号OUTEN提供给输入端D并且从输出端Q将输出信号提供到AND电路731。FF730锁存输出批准信号OUTEN并且当时钟信号CK是高电平的时候将来自输出端Q的锁存值提供到AND电路731。
反相电路729反相时钟信号CK并且将反转信号提供给FF730的输出信号和AND电路731。
AND电路731以FF730的输出信号来计算反相电路729的输出信号的AND并且将计算结果作为传送时钟信号SCK输出。
给AND电路741提供DFF728的输出信号和输出批准信号OUTEN并且当输出批准信号OUTEN是高电平的时候将DFF728的输出信号作为输出信号SO输出。输出信号SO是已编码的串行数据。
在P/S变换电路111中，当起动信号XLD是高电平的时候，通过时钟信号CK运行和编码存储在DFF720到728中的数据。
来自当起动信号变成高电平直到输出批准信号OUTEN变成高电平的时候的时钟信号的脉冲数(或时钟周期)符合编码密钥(encode key)，例如，假定脉冲数是10。
图16是在图1中总线仿真电路90的串行接口电路中S/P变换电路的一个例子的电路图。
S/P变换电路181包括选择器810到818，DFF820到828和830到838，异=非或(EXNOR)电路840和或电路819。
注意到，从例如在有S/P变换电路181的串行接口电路中的控制电路提供在图16中的信号OUTEN，时钟信号DECCK和载入信号DECLD。
给选择器810到818提供到输入端S的信号OUTEN，当信号OUTEN是高电平时选择提供给输入端B的信号并且输出到输出端X，而当信号OUTEN是低电平时选择提供给输入端A的信号并且输出到输出端X。
给选择器810的输入端B提供串行数据SO。
给选择器811到818的输入端B提供来自相应DFF820到827的输出端Q的输出信号。
给选择器810到827的输入端A提供来自相应DFF821到828的输出端Q的输出信号。
或电路819利用解码时钟信号DECCK计算传送时钟信号SCK的或并且将计算结果提供给DFF820到828的时钟输入端。
异=非或(EXNOR)电路840用DFF825的输出信号将DFF820的输出信号的异或负值提供给选择器818的输入端A。
给DFF830到838的输入端D提供相应DFF820到828的输出信号，给时钟输入端提供解码时钟信号DECCK并且来自输出端Q的输出信号DEC0到DEC8作为并行数据输出。
当信号OTEN是高电平时，DFF820到828根据时钟信号SCK锁存串行数据SO。
接着，信号OUTEN变成低电平并且通过时钟信号DECCK运行和解码存储在DFF820到828中的数据。
解码时钟信号DECCK的脉冲数符合编码密钥并且使用在图15中P/S变换电路111中编码的时候使用的10的脉冲数。
在这种情况下，当在时钟信号DECCK中的脉冲数变成10的时候，载入信号DECLD变成脉冲高电平，存储在DFF820到828中的数据复制到DFF830到838，并且产生并行数据DEC0到DEC8。
图17是在图15中P/S变换电路111和在图16中S/P变换电路181的运算的时序图。
如上述说明的，给在P/S变换电路111和S/P变换电路181中的移位寄存器增加异或电路、选择器等，并且组成线性反馈移位寄存器(LFSR)，以便有可能通过利用LFSR进行编码和解码。在P/S变换电路111中的LFCR和在S/P变换电路181中的LFSR彼此进行相反的计算。
在P/S变换电路111中，移位寄存器720到728设计成在P/S变换之前具有LFSR结构，通过正好运算N个时钟时间(例如N=10)来解码数据，然后执行P/S变换并且传送串行数据SO。
在S/P变换电路181中，在接收全部串行数据之后，将用于S/P变换的移位寄存器820到828转换到LFSR，在其中运算P/S变换侧的相反的计算，LFSR正好运算上述N个时钟时间用于解码，并且恢复数据。
注意到通过提供多个LFSR配置并且切换它们和切换上述N，能够改善解码容限。
P/S变换、S/P变换和数据传输的工作频率在一些情况下由于串行传送通道等的特性能设定为低，但是足以通过运行在上述LFSR运算中的移位寄存器(寄存器)和反馈门电路来运行数据，因此高速操作是可能的。通过配置使用多个时钟信号并且用比在并行数据的传送运行和/或串行数据的接收运行更高频率的时钟信号运算LFSR，有可能改善编码和解码的计算速度。
通过如在图1、2、5和6中所示的配置，当有多个数据传送请求的时候有可能并行同步处理。另外，从传送请求直到传送结束能够变短并且写时间的估算变得容易。
通过如在图1、2、5、11、12、13等中所示的配置，信号线的数目和信号振幅通过与在相关技术中总线线路中的那些相比较能够变得更短，并且能够减少电磁干扰(EMI)。另外，当在外设电路之间的距离很长的时候，能够通过使用于终接的特征阻抗恒定，改善数据传送速率。
通过如在图1、2和5中所示的配置，布线区通过与在相关技术中总线线路中的那些相比能够减少。另外，通过在外设电路中安装串行接口电路，有可能减少IC芯片和连接器的引脚数目。同样地，在其中在测试和传送差错出现时出现问题的部分能够根据拓扑结构容易地分开。
通过如在图1、2、5、12、13等中所示的配置，外设电路的连接数能够而增加不降低传送速率。
通过如在图8、9、10等中所示的配置，能够改善串行传送的效率。
通过如在图14、1 5、16和17等中所示的配置，能够改善将由版权保护的传送数据的安全性。
通过如在图1、2、8、9、10等中所示的配置，能够减少功耗。
通过如在图1、2、11等中所示的配置，能够减少元件和IC芯片的数目。
通过如在图1、2、5、11等中所示的配置，能够优化用于请求高传送速率的外设电路和不请求高传送速率的外设电路的串行传送通道的安装形式。例如，能够优化串行数据传送速率，串行传送通道数，微分输入的存在，端接的存在，布线形式的选择等。
应当注意到，上述实施例作为示例描述并且本发明不局限于上述实施例。
权利要求
1．总线仿真设备包括网络集线器电路；多个串行接口电路，和用于连接上述多个串行接口电路和上述网络集线器电路并且安装在大规模集成电路或印制电路板上的串行传送通道，上述串行接口电路包括用于将来自连接到串行接口电路的外设电路的并行数据变换成并行数据并且提供给上述串行传送通道的并-串行变换电路；和用于将通过上述串行传送通道从上述网络集线器电路提供的串行数据变换成并行数据并且提供给上述外设电路的串-并行变换电路；和上述网络集线器电路通过上述串行传送通道将通过上述串行传送通道从上述串行接口电路提供的串行数据提供给在上述多个串行接口电路中连接到外设电路作为上述并行数据的传送目的的串行接口电路。
2．如权利要求1所述的总线仿真设备，其中上述网络集线器电路将上述多个串行接口电路分成多个组，用于预先执行数据传送并且在上述串行接口电路之间中继传递串行数据，以便在上述各组中传送并行数据。
3．如权利要求1所述的总线仿真设备，其中通过上述串行传送通道从上述串行接口电路提供到上述网络集线器电路的串行数据包括指示传送目的的地址；和上述网络集线器电路根据上述地址信息将上述串行数据提供给连接到外设电路作为上述传送目的的上述串行接口电路。
4．如权利要求3所述的总线仿真设备，其中上述网络集线器电路包括用于存储通过上述串行传送通道从上述串行接口电路提供的串行数据的缓冲器；用于提取包含在串行数据中的地址信息的提取电路；当多个传送请求存在在相同的传送目的时，用于确定传送优先级的控制电路；用于根据由提取电路提取的地址信息和上这控制电路确定的优先级选择上述串行数据的传送通道的选择电路；
5．如权利要求4所述的总线仿真设备，其中上述网络集线器电路还包括用于检测来自上述串行接口电路的串行数据的传送结束和/或由上述串行接口电路中断的检测电路；上述控制电路根据上述检测电路的检测结果确定上述优先级。
6．如权利要求4所述的总线仿真设备，其中上述网络集线器电路还包括用于产生有不同时钟频率的多个时钟信号的时钟信号发生电路；上述缓冲器按照作为传送源或者传送目的的外设电路的传送速率接收来自上述时钟信号发生电路的时钟信号并且按照提供的时钟信号以传送速率输入/输出上述串行数据。
7．如权利要求1所述的总线仿真设备，其中上述网络集线器电路包括用于在相应于每一个上述多个串行接口电路的上述串行接口电路之间控制上述串行数据的传送的DMA控制器。
8．如权利要求1所述的总线仿真设备，其中上述网络集线器电路通过上述串行传送通道将时钟信号提供给上述串行接口电路；上述串行接口电路将从上述网络集线器电路提供的上述时钟信号提供给根据时钟信号运行并且连接到串行接口电路的外设电路。
9．如权利要求4所述的总线仿真设备，其中上述串行接口电路包括用于计数在上述网络集线器电路中上述缓冲器中的数据数目的计数器；当上述计数器的计数值指示上述缓冲器没有空位时，停止将上述串行数据传送到上述网络集线器电路，并且当上述计数器的计数值指示上述缓冲器有空位时，将上述串行数据传送到上述缓冲器。
10．如权利要求4所述的总线仿真设备，其中当从上述外设电路提供的这次并行数据正好等同于或基本等同于前次并行数据时，上述串行接口电路产生指示正好等同或基本上等同的标记，并且将产生的标记提供给上述网络集线器电路；和上述网络集线器电路包括用于存储相应于上述前次并行数据的前次串行数据的高速缓冲存储器，并且根据存储在上述高速缓冲存储器中的串行数据和上述标记产生相应于这次上述并行数据的这次的串行数据。
11．如权利要求10所述的总线仿真设备，其中上述串行接口电路检测到在前次并行数据和这次的并行数据之间的差异是±1并且产生指示差异的上述标记；和上述网络集线器电路根据上述标记在存储在上述高速缓冲存储器中的前次串行数据上进行±1的计算，以便产生这次的上述串行数据。
12．如权利要求4所述的总线仿真设备，其中当通过串行传送通道从串行接口电路提供的这次的串行数据正好等同于或基本上等同于前次的串行数据时，上述网络集线器电路产生指示正好等同或基本上等同的标记；和连接到作为传送目的的外设电路的上述串行接口电路包括用于存储相应于来自上述网络集线器电路的前次的串行数据的前次并行数据的高速缓冲存储器并且根据存储在上述高速缓冲存储器中的并行数据和来自上述网络集线器电路的标记产生这次的并行数据。
13．如权利要求12所述的总线仿真设备，其中上述网络集线器电路检测到在前次串行数据和这次的串行数据之间的差异是±1，并且产生指示差异的上述标记；和连接到作为上述传送目的的外设电路的上述串行接口电路根据存储在上述高速缓冲存储器中的前次并行数据的上述标记运算±1的计算并且产生这次的上述并行数据。
14．如权利要求4所述的总线仿真设备，其中当从上述外设电路提供的这次的并行数据正好等同于或基本上等同于前次的并行数据时，连接到作为传送目的的外设电路的上述串行接口电路产生指示正好等同或基本上等同的标记并且将产生的标记提供给上述网络集线器电路；和连接到上述传送目的的外设电路的上述串行接口电路包括用于存储相应于来自上述网络集线器电路的前次串行数据的前次并行数据的高速缓冲存储器并且根据存储在上述高速缓冲存储器中的并行数据和来自上述网络集线器电路的上述标记产生这次的并行数据。
15．如权利要求14所述的总线仿真设备，其中连接到上述传送目的的外设电路的上述串行接口电路检测到在前次并行数据和这次的并行数据之间的差异是±1，并且产生指示差异的上述标记；和连接到作为上述传送目的的外设电路的上述串行接口电路根据上述标记在存储在上述高速缓冲存储器中的前次并行数据上进行±1的计算，以便产生这次的上述并行数据。
16．如权利要求3所述的总线仿真设备，其中在最频繁传送的外设电路上地址信息的数据长度比在最不频繁传送的外设电路上地址信息的数据长度更短。
17．如权利要求1所述的总线仿真设备，其中上述网络集线器电路在多个传送速率下将串行数据提供给上述串行接口电路并且进行传送速率的测试；和上述串行接口电路将在上述串-并行变换电路中产生的并行数据变换成在上述并-串行变换电路中的串行数据，并且在上述传送速率测试期间发送回上述网络集线器电路。
18．如权利要求1所述的总线仿真设备，其中上述网络集线器电路在数据传送的空余时间期间进行在上述多个串行接口电路之间的连接测试或自测试。
19．如权利要求4所述的总线仿真设备，其中上述网络集线器电路监视上述缓冲器的工作状态。
20．如权利要求1所述的总线仿真设备，其中上述网络集线器电路将来自在上述多个串行接口电路中指定的串行接口电路的串行数据提供给从作为由在串行数据中地址信息指示的传送目的的外设电路连接到不同的外设电路的串行接口电路。
21．如权利要求1所述的总线仿真设备，其中上述并串行变换电路将来自上述外设电路的并行数据变换成已编码的串行数据，并且提供给上述网络集线器电路；和上述串-并行变换电路将来自上述网络集线器电路的已编码的串行数据变换成已解码的并行数据。
22．如权利要求21所述的总线仿真设备，其中上述并-串行变换电路包括用于编码来自上述外设电路的并行数据的第一线性反馈移位寄存器；上述串-并行变换电路包括用于解码来自上述网络集线器电路的已编码的串行数据的第二线性反馈移位寄存器；和上述第一和第二线性反馈移位寄存器操作相互相反的计算。
23．如权利要求22所述的总线仿真设备，其中上述第一线性反馈移位寄存器在编码操作期间的工作频率比在用于移位和传送已编码的串行数据的传送运行期间的工作频率更高。
24．如权利要求22所述的总线仿真设备，其中上述第二线性反馈移位寄存器在解码期间的工作频率比在用于移位和接收来自上述网络集线器电路的已编码的串行数据的接收操作期间的工作频率更高。
25．如权利要求21所述的总线仿真设备，其中上述串行接口电路还包括用于存储确认信息或者编码密钥(encoding key)信息的寄存器并且在电源故障期间将后备电源提供给寄存器。
26．如权利要求1所述的总线仿真设备，其中上述串行传送通道的信号线由终端电阻端接，和上述终端电阻包括多个并联的晶体管，选择地设定上述多个晶体管为开态并且设定终端电阻值。
27．如权利要求1所述的总线仿真设备，其中上述网络集线器电路和上述串行接口电路还包括用于将串行数据发送到上述串行传送通道的驱动器；和用于接收来自上述串行传送通道的串行数据的接收器；和用于屏蔽上述串行传送通道的信号线和连接上述驱动器和接收器的驱动电压的馈送线的配线。
28．如权利要求27所述的总线仿真设备，其中上述接收器包括用于输出串行数据的差分放大电路；上述差分放大电路的一个输入端连接到上述串行传送通道的信号线；和将上述差分放大电路的另一输入端提供作为通过分配上述驱动电压所获得的电压的输入阈值。
29．如权利要求1所述的总线仿真设备，其中上述串行传送通道的信号线通过电容器和串联的终端电阻元件接地。
30．如权利要求29所述的总线仿真设备，其中用于屏蔽上述串行传送通道的信号线的配线和上述终端电阻元件的接地端相连接。
全文摘要
总线仿真设备包括串行传送通道,用于将来自外设电路的并行数据变换为串行数据并提供给串行传送通道的并－串行变换电路和用于将来自外设电路的串行数据变换成并行数据并提供给外设电路的串行并行电路的串行接口电路,用于将来自串行接口电路的串行数据提供给在串行接口电路中连接到作为上述并行数据的传送目的的外设电路的串行接口电路的网络集线器电路,和用于连接它们的网络,并且安装在LSI或印制电路板上以便代替并行总线。
文档编号G06F5/00GK1308282SQ0111139
公开日2001年8月15日 申请日期2001年2月10日 优先权日2000年2月10日
发明者隈田一郎 申请人:索尼公司