专利名称：数据处理装置及数据输入输出方法
技术领域：
本发明涉及具有多个CPU的数据处理装置中的CPU之间的数据交换技术。
背景技术：
在连接了多个CPU的数据处理装置中，有时必须在这些CPU之间交换数据。例如，在多个CPU之间既交换指令数据，又交换应该处理的数据的情况。
发明内容
作为传送数据的方法，一般是用总线连接。但是，若多个CPU共用总线，一个CPU使用总线的时候其它CPU就不能使用总线，因此效率很低，就没有采用多个CPU的优点。因此，使用包括寄存器和存储器等的缓冲存储器进行数据交换为好。即使在这种情况下，也要求各个CPU不同时向缓冲存储器写入数据，或一个CPU向缓冲存储器写入数据时，趁着其它的CPU未读该数据，该CPU接着写入数据，或者使其它的CPU不写入数据。因而，对于共用缓冲存储器的多个CPU，必须按适当的时序(timing)对缓冲存储器进行数据的输入输出，需要对共用缓冲存储器的CPU的相互之间的数据交换进行协调控制。
因此，需要在多个CPU之间交换用于调整时序的控制信号，此外，基于此，就必须编写按双方均希望的时序输入输出数据的程序。因而，程序变得复杂，编写程序时所应考虑的因素增多。再者，当数据的输入输出出现争用现象时，为了不丧失数据，就会产生必须要等待对方CPU的处理的可能性，因此处理速度慢的可能性较高。
因此，本发明的目的是提供一种可以快速地在这样的多个CPU之间进行数据交换，并且又能简单地编写各CPU的程序的数据处理装置和数据输入输出方法。
因此，本发明中，利用通信装置进行数据处理单元间的数据交换，其通信装置包括对具有第一CPU的第一数据处理单元专门写入和对具有第二CPU的第二数据处理单元专门读出的第一存储装置；对第一数据处理单元专门读出和对第二数据处理单元专门写入的第二存储装置。即，本发明的数据处理装置包括具有第一CPU的第一数据处理单元；具有第二CPU的第二数据处理单元；在第一和第二数据处理单元之间能进行数据交换的通信装置，该通信装置包括为从第一数据处理单元向第二数据处理单元传送数据而使用的第一存储装置；为从第二数据处理单元向第一数据处理单元传送数据而使用的第二存储装置。由于采用这样的体系结构，因此能够采用本发明以下的数据输入输出方法，即，在从第一数据处理单元向第二数据处理单元传送数据时使用第一存储装置，在从第二数据处理单元向第一数据处理单元传送数据时使用第二存储装置。
该数据处理装置，即使在第一和第二CPU之间输入输出交换数据出现争用的情况下，也能够同时输入或同时输出。此外，即使未读出传送到的数据，也能对对方CPU输出数据，数据传送的自由度大幅度提高。因此，设有一向第一存储装置写入数据就向第二CPU发送信号，一从第一存储装置读出数据就向第一CPU发送信号的第一信号输出装置或步骤；和一向第二存储装置写入数据就向第一CPU发送信号，一从第二存储装置读出数据就向第二CPU发送信号的第二信号输出装置或步骤，在各信号输出装置或步骤中基于CPU传送来的信号，通过向第一和第二存储装置输入输出所希望的数据就能在第一和第二CPU之间交换数据。因而，即使不协调控制双方CPU的处理操作，也能够通过通信装置的第一和第二存储装置输入数据或输出数据而在双方CPU之间交换数据。因此，双方的CPU的程序设计变得简单，此外，即使不等待双方的CPU的处理也能够输入输出数据，因此处理速度得到提高。
再者，最好在第一存储装置中设计有从第一数据处理单元向第二数据处理单元传送成批数据的第一缓冲存储器和传送指令数据的第二缓冲存储器，在第二存储装置中设计有从第二数据处理单元向第一数据处理单元传送成批数据的第三缓冲存储器和传送指令数据的第四缓冲存储器。而且，由于成批数据与指令数据相比数据量大，因此用于传送成批数据的第和第三缓冲存储器最好是存储容量大的缓冲存储器，另一方面，传送指令数据的第二和第四缓冲存储器最好是存储容量小的缓冲存储器。
在第一和第二存储装置中，由于设计有用途和容量不同的缓冲存储器，对应传送数据的类型而分别使用，因此在各数据处理单元的CPU中，仅判别收到所传送数据的缓冲存储器，就能判定所传送的数据的类型。因而，由于设计有以下管理装置或步骤，即一向第一缓冲存储器写入数据就向第二CPU发送信号，第一缓冲存储器的数据一被读出就向第一CPU发送信号的第一管理装置或步骤；一向第二缓冲存储器写入数据就向第二CPU发送信号，第二缓冲存储器的数据一被读出就向第一CPU发送信号的第二管理装置或步骤；一向第三缓冲存储器写入数据就向第一CPU发送信号，第三缓冲存储器的数据一被读出就向第二CPU发送信号的第三管理装置或步骤；一向第四缓冲存储器写入数据就向第一CPU发送信号，第四缓冲存储器的数据一被读出就向第二CPU发送信号的第四管理装置或步骤，因此各CPU即使不得到来自发送源的CPU的信息，另外，即使CPU不对被传送的数据全部进行分析，也能判断被传送的数据的类型。因此，即使需要对由第二和第四缓冲存储器传送的指令数据进行分析，也省去了由CPU对由第一和第三缓冲存储器传送的成批数据进行分析的处理步骤，就能够按指令数据等所指定的处理对成批数据进行处理。
因而，各个数据处理单元不需要对在第一和第二数据处理单元之间进行交换的全部数据进行分析，因此就能够提高数据传送的性能。同时，由于不必分析全部被传送的数据，因比就能够降低传送目的地CPU的负荷，总的处理速度得到更大提高。
能够简单地进行成批数据传送的本发明的数据处理装置的一个最佳实施例，是具有以下的数据输入输出装置能够输入和/或输出数据的第一数据输入输出装置；能够输入和/或输出数据的第二数据输入输出装置。例如，在POS系统的领域中，研究了由检验进行打印的打印机和得到打印后的检验图像的扫描仪复合形成的装置。而采用本发明的数据输入输出装置，能够在各自具有控制打印机和扫描仪的CPU的数据处理单元之间，将打印机或扫描仪的状态和用于操作各结构部分的操作指令数据、以及用于打印机打印的数据和由扫描仪读取的检验图像的数据等成批数据非常有效地进行交换，也能够确保各个CPU的处理效率。
通过第一和/或第二数据处理单元，使用DMA传送，能够更快速地进行向第一缓冲存储器输入或输出成批数据的处理，以及向第三缓冲存储器输入或输出成批数据的处理。作为DMA控制器可使用第一或第二CPU，或者，在第一或第二数据处理单元中安设DMAC。在第一或第二数据处理单元的某一方安设有外部接口的情况下，能够利用这些缓冲存储器将在第一或第二输入输出装置所输入输出的数据通过外部接口进行输入输出。在第二数据处理单元具有外部接口的情况下，通过从第一数据处理单元向第一缓冲存储器DMA传送成批数据，从第一缓冲存储器向外部接口DMA传送成批数据，能够将在第一数据处理单元管理的数据，即，在第一数据输入输出装置得到的数据通过外部接口进行输出。此外，通过从外部接口向第三缓冲存储器DMA传送成批数据，从第三缓冲存储器向第一数据处理单元DMA传送成批数据，此能够将在第一数据处理单元管理的数据，即，在第一数据输入输出装置输出的数据通过外部接口进行输入。
在第一数据处理单元安设有外部接口的情况也一样，通过从外部接口向第一缓冲存储器DMA传送成批数据，从第一缓冲存储器向第二数据处理单元DMA传送成批数据，能够通过外部接口向第二数据输入输出装置输出数据。此外，通过从第二数据处理单元向第三缓冲存储器DMA传送成批数据，从第三缓冲存储器向外部接口DMA传送成批数据，能够通过外部接口输出由第二输入输出装置得到的数据。再者，在安设有外部接口的情况下，由于第一缓冲存储器或第三缓冲存储器与发送或接收缓冲存储器的容量相同，因此就可对通信装置中的这些缓冲存储器的控制和对外部接口的控制进行同样的设计。
因而，通过将第一数据输入输出装置设计为在规定用纸上打印的装置，例如打印机，将第二数据输入输出装置设计为取得规定用纸上的图像数据的装置，例如扫描仪，因此能够提供一种适合于用前面所述的POS系统进行检验的复合装置。
图1是示出本发明涉及的具有数据处理装置的POS打印机的简单结构图。
图2是示出本实施例的通信单元的详细结构图。
图3是示出通信单元的第一缓冲存储器的详细结构图。
图4是示出利用第一缓冲存储器进行数据传送时的处理的流程图。
图5是示出对第一缓冲存储器的数据的读出/写入的时序图。
图6是示出第三缓冲存储器的详细结构图。
图7是示出利用第三缓冲存储器进行数据传送时的处理的流程图。
图8是示出对第三缓冲存储器的数据的读出/写入的时序图。
图9是示出在图1中示出的数据处理装置中，利用第一缓冲存储器从第一数据处理单元向第二数据处理单元传送成批数据的示意图。
图10是示出在图1中示出的数据处理装置中，利用第二缓冲存储器从第一数据处理单元向第二数据处理单元传送指令数据的示意图。
图11是示出在图1中示出的数据处理装置中，利用第三缓冲存储器从第二数据处理单元向第一数据处理单元传送成批数据的示意图。
图12是示出在图1中示出的数据处理装置中，利用第四缓冲存储器从第二数据处理单元向第一数据处理单元传送指令数据的示意图。
图13是示出在图1中示出的数据处理装置中，利用第四缓冲存储器，第二数据处理单元一侧的数据经由第一数据处理单元发送到主机装置的示意图。
具体实施例方式
以下参照附图进一步详细地说明本发明。图1示出本发明涉及的数据处理装置及具有该数据处理装置的数据输入输出装置。本实施例的数据输入输出装置10是POS系统中适合于处理个人检验的带有扫描仪的打印机(或POS打印机、复合装置)。该复合装置10包括在检验纸的表面打印使用日期和使用金额等的、作为第一数据输入输出装置的打印机机构6，和取得印有使用日期等的检验图像数据的、作为第二数据输入输出装置的扫描仪机构7。另外，还包括控制打印机机构6和扫描仪机构7的本发明涉及的数据处理装置3。该数据处理装置3包括控制打印机机构6的第一数据处理单元1和控制扫描仪机构7的第二数据处理单元2，另外还具有进行第一数据处理单元1与第二数据处理单元2之间的数据交换的通信单元4。
本实施例的复合装置10作为构成POS机或主机的个人计算机5的外围设备而进行工作。因此，数据处理装置3具有与主机5之间进行数据接收发送的接口，从主机5接收用于控制打印机机构6和扫描仪机构7的指令数据，同时，能够从主机装置5取得用于在打印机机构6进行打印的打印数据，另一方面，能够将由扫描仪机构7生成的图像数据发送给主机装置5。因此接口19和29分别安设在第一数据处理单元1和第二数据处理单元2，选择两个接口中的任一接口进行使用。
第一数据处理单元1具有以下装置用于控制打印机机构6的主CPU11；存储主CPU11执行用程序的程序ROM13；构成主CPU11的工作区域和数据存储区域的SRAM和DRAM等的RAM12；含有用于在主CPU11之下控制打印机机构6的驱动电路等的门阵列(G/A)14；与主机装置5连接的外部接口(UIB1)19。另外，主CPU11、程序ROM13、RAM12和门阵列14通过包括数据总线和地址总线的总线16进行连接。
另一方面，第二数据处理单元2具有以下装置控制扫描仪机构7的辅助(sub)CPU21；存储辅助CPU21执行用程序的程序ROM23；构成辅助CPU21的工作区域和数据存储区域的SRAM和DRAM等的RAM22；与主机装置5连接的外部接口(UIB2)29；控制该外部接口29的USB控制器等的接口用的控制器24；含有在辅助CPU21之下控制扫描仪机构7的驱动电路等的门阵列(G/A)25。另外，辅助CPU21、程序ROM23、RAM22、门阵列25和控制器24通过包括数据总线和地址总线的总线26进行连接。
进行这些数据处理单元2和3之间的数据交换的通信单元4包括与第一数据处理单元1的总线16和第二数据处理单元2的总线26连接的第一存储部31和第二存储部32。第一存储部31用于从第一数据处理单元1向第二数据处理单元2传送数据，第二存储部32用于从第二数据处理单元2向第一数据处理单元1传送数据。
第一存储部31还包括从第一数据处理单元1通过第二数据处理单元2传送打印机机构6的状态信息等成批(bulk)数据的4字节的第一缓冲存储器41；传送打印机机构6的错误指令数据和从主机5接收到的扫描仪机构7的指令数据的1字节的第二缓冲存储器42。第二存储部32包括通过第二数据处理单元2从主机5向第一数据处理单元1传送用于打印机机构6打印的成批数据的8字节的第三缓冲存储器43；从主机5传送打印机机构的指令数据的1字节的第四缓冲存储器44。
图2示出通信单元4的简略结构。本实施例的通信单元4具有以下装置包括第一和第二存储部31和32的通信功能部33；与第一数据处理单元1的总线16连接的总线接口34；与第二数据处理单元2的总线26连接的总线接口35，第一和第二存储部31的各缓冲存储器41～44通过总线接口34和35连接到第一数据处理单元1的总线16和第二数据处理单元2的总线26上。另外，通过总线接口34从主CPU11对通信功能部33供给用于向缓冲存储器41～44输入输出数据的地址；对使用缓冲存储器41～44中的哪一个进行选择的芯片选择信号CE；用于对已选择的缓冲存储器输入输出数据的写入(write)信号WR和读出信号RD，此外，从通信功能部33对主CPU11输出表示写入使能(writeenable)中断信号(2、4)和表示读出使能中断信号(6、8)。另一方面，通过总线接口35从辅助CPU21向通信功能部33供给用于向缓冲存储器41～44输入输出数据的地址；对使用缓冲存储器41～44中的哪一个进行选择的芯片选择信号CE；用于对已选择的缓冲存储器输入输出数据的写入信号WR和读出信号RD，此外，从通信功能部33对辅助CPU21输出表示写入使能中断信号(5，7)和表示读出使能中断信号(1、3)。
各缓冲存储器41～44具有为了根据这些信号来存储数据的存储数据的存储块51、71、61和75；根据信号来管理这些存储块的管理块59、72、69和76。
图3示出第一缓冲存储器41的更详细的结构。第一缓冲存储器41具有由4个8位的触发器(flip-flop)构成的存储块51和管理该存储块51的管理块59。管理块59包括具有对存储块51的读出指针和写入指针进行指定和对存储在存储块51中的数据进行计数的功能的控制器52；通过第一数据处理单元1的总线16能够设定该控制器用的各种设定值或参数的触发器54。此外还具有以下装置在控制器52的控制之下，输出对主CPU11的写入使能中断信号2和对辅助CPU21的读出使能中断信号1的中断发生定序器53；暂时保存从主CPU11向存储块51写入的数据的触发器55；根据来自主CPU11的芯片选择信号CE，对输出到总线16内的地址总线16a的地址进行解码后，输出有效信号ACT1的写入一侧的地址解码器56；根据来自辅助CPU21的芯片选择信号CE，对输出到总线26内的地址总线26a的地址进行解码，输出有效信号ACT2的读出一侧的地址解码器57。
因而，管理块59中对存储块5 1进行数据的读出/写入，是按照触发器54的设定值由控制器52控制进行的。图4用流程图来显示该控制操作的。此外，图5示出其时序图。首先，阶段101中，控制器52的数据计数器为零，即存储块51中没存储数据的状态，来自地址解码器56的有效信号ACT1被输入到控制器52，一旦来自主CPU11的数据写入请求被确认，阶段102中确认数据计数器为不满状态，就在阶段103向存储块51中写入1字节的数据(时刻t1或t9)。然后，阶段104中数据计数器增加，阶段105中解除空标志。继续从主CPU11进行写入，按1字节单位写入到存储块51中，直到数据计数器满为止(时刻t10和t11及t12)。
由于数据计数器一变满，主CPU11就不写入，因此在时刻t13从主CPU11输出启动触发(MC-SND-TRG)10。阶段106中一旦出现该触发10，在阶段107中就对辅助CPU21输出读出使能中断信号(MCIF-WR-INT)1(时刻t14)。中断请求1输出后，在阶段108中根据来自地址解码器57的有效信号ACT2，一旦出现来自辅助CPU21的数据读出请求，在阶段109中就进行数据读出(时刻t15)。一旦按1字节单位读出，在阶段110中就使数据计数器降低，阶段112中向辅助CPU21输出中断信号(MCIF-WR-INT)1(时刻t16、t18、t20)，这样通过辅助CPU21读出数据(时刻t17、t19、t21)，直到数据计数器变成零为止。
阶段111中数据计数器一变为零，阶段113中就对主CPU11输出写入使能中断信号(SCIF-RD-INT)2(时刻t22)，阶段114中，就设定空标志。因此，变成又能够重新从主CPU写入数据的状态。
此外，在计数器没变为满状态时，例如，时刻t1和t2时，即使有写入，一旦确认有来自主CPU11的启动触发(MC-SND-TRG)10(时刻t3)，就进行上述的阶段107以后阶段的处理。即，向辅助CPU21输出读出使能中断信号1(时刻t4)，通过辅助CPU21进行数据的读出。然后，读出一结束，计数器就变为零，因此，就对主CPU11再次输出写入使能中断请求2(时刻t8)，变为从主CPU11写入数据的状态。
图6示出第三缓冲存储器43的详细结构。第三缓冲存储器4具有由8字节的触发器构成的存储块61和管理该存储块61的管理块69。管理块69具有以下装置具有对读出指针和写入指针进行指定和对存储在存储块61中的数据个数进行计数的功能的控制器62；能够通过第二数据处理单元2的内部总线26设定该控制器用的各种设定值或参数的触发器64；在控制器62的控制之下，输出允许对主CPU读出的中断信号6和允许对辅助CPU21写入的中断信号5的中断发生定序器63；暂时保存从主CPU11向存储块61写入的数据的触发器65；根据来自辅助CPU21的芯片选择信号CE，对输出到总线26内的地址总线26a的地址进行解码，输出有效信号ACT3的写入一侧的地址解码器66；根据来自主CPU11的芯片选择信号CE，对输出到总线16内的地址总线16a的地址进行解码，输出有效信号ACT4的读出一侧的地址解码器67。
相对于被设置为只在计数器为零时通过主CPU11写入数据的第一缓冲存储器41，在第三缓冲存储器43中，在计数器为零以外的时候也可通过辅助CPU21进行数据写入。因此，第三缓冲存储器43具有写入指针式计数器68a和读出指针式计数器68b，由于这些计数器68a和68b受制于控制器62，按写入顺序依次读出写在存储块61中的数据，因此整个缓冲存储器构成一个FIFO(先进先出)。
图7用流程图显示管理块69的动作。此外，图8示出时序图。考虑通过第二数据处理单元2的接口29接收来自主机5的数据，通过第三缓冲存储器43输出给第一数据处理单元1的情况。本实施例的数据处理装置3中，CPU11和21也可以作为DMA控制器11a和21a发挥功能，能够DMA传送数据。当然，除附加到这些CPU之外，还可将DMAC安设在各个总线16和26上。首先，一旦辅助CPU21接收到DMA请求使能信号(DMA-EN)13(时刻t31)，管理块69就在阶段122中将写入使能中断信号5(S-DREQ)对辅助CPU21持续输出(时刻t32)。阶段123中，通过从辅助CPU21向第三缓冲存储器43输出芯片选择信号CE和地址，一有数据写入请求，则在阶段124数据计数器不满时，在阶段125向存储块61中写入数据(时刻t33)。此时，取消对辅助CPU21的DMA请求。数据一写入，在阶段126数据计数器就增加，阶段127中写入指针增加。然后，阶段128中解除空标志，阶段130中对主CPU11输出读出使能中断信号6(时刻t34)。该中断信号6在阶段129中数据计数器为“1”时，即在向存储块61写入1字节数据的这一时刻被输出。
在阶段123，没有来自辅助CPU21的数据写入请求，在阶段131，通过从接收到中断信号6的主CPU11向第三缓冲存储器43输出芯片选择信号CE和地址，一有数据读出请求，就读出存储块61的数据。另一方面，即使在从辅助CPU21写出数据的中途，一旦主CPU11有读出的请求，主CPU11就还具有能够读出数据的功能(时刻t35)。再有，即使取消了对辅助CPU21的DMA请求，如果计数器不满，从辅助CPU21的数据写入也不会中断。
阶段131中，一旦有来自主CPU11的读出请求，且在阶段132确认存储块61不空，就由控制器62和读出指针式计数器68b指定存储块61规定的指针，阶段133中，通过主CPU11的DMA功能读出数据(时刻t36)。数据一被读出，阶段134中数据计数器就减少，阶段135中接着进行设定下一应该读出的指针。本实施例中，以1字节为单位读数据，每次数据读出一结束，就对主CPU11输出中断请求6。因而，在时刻t36一有数据读出，在时刻t37就对主CPU11再次输出中断请求6，在时刻t38读出数据。
由于该数据读出一结束，阶段132中数据计数器就变为零，因此在阶段136对辅助CPU21输出写入使能中断信号5，5再次被持续输出(时刻t38)。之后，在时刻t39、t41、t42和t47，分别在存储块61中写入1字节的数据，每次数据一写入，就进行数据计数器和写入指针的设定。然后，在时刻t39，第一次的数据写入一结束，在时刻t40，就对辅助CPU21取消5，对主CPU11输出中断请求6。根据该中断请求6，在时刻t43进行数据的读出，之后，输出中断请求6(时刻t44、t46和t49)，反复进行数据的读出(时刻t45、t48和t50)，直到数据计数器变为零为止。数据计数器一变为零，就再次持续对辅助CPU21输出5(时刻t51)，通过反复进行上述的处理，全部数据就被传送到第一CPU11一侧。
用于指令数据的第二缓冲存储器42和第四缓冲存储器44分别具有1字节(8位)的存储块71和75和分别管理这些存储块的管理块72和76(参照图2)。然后，管理块72和76具有与上述相同的控制器和中断发生定序器。因此，从第二缓冲存储器42的管理块72对主CPU11输出许可写入的中断信号4，以及对辅助CPU21输出许可读出的中断信号3，从第四缓冲存储器44的管理块76对辅助CPU21输出许可写入的中断信号7和对主CPU11输出许可读出的中断信号8。
本实施例的数据处理装置3，利用安设在通信单元4中的多个缓冲存储器41～44，在第一数据处理单元1与第二数据处理单元2之间进行数据交换。然后，这些缓冲存储器41～44中，分成从主CPU11向辅助CPU21传送数据的缓冲存储器41和42，和从辅助CPU21向主CPU11传送数据的缓冲存储器43和44，因此，即使在这些CPU11和21之间进行交换的数据的输入和输出出现争用的现象，也能够同时输出和同时输入。此外，即使还未读出传送对方CPU传送来的数据，也能够向传送对方CPU输出数据，数据传送的自由度大幅度提高。
因此，只要将各缓冲存储器中数据被写入后是否能够读出或数据读出后是否能够写入这一情况分别通知给写入一侧的CPU或读出一侧的CPU，就能够在主CPU11和辅助CPU21之间进行数据交换。例如，上述缓冲存储器41中，通过从管理块59向辅助CPU21供给读出使能中断信号1，向主CPU11供给写入使能中断信号2，就经过存储块51从主CPU11对辅助CPU21传送数据。然后，各个CPU11和21中，不需要掌握传送对方CPU的处理状况，如果需要写入就写入，需要读出就读出，利用这样简单的处理就能够在CPU11和21之间进行数据交换。
同样，缓冲存储器43中，通过从管理块69对辅助CPU21输出写入使能中断信号5和对主CPU11输出读出使能中断信号6，就能够通过存储块61从辅助CPU21对主CPU11异步传送数据。此外，缓冲存储器42中，通过从管理块72对辅助CPU21输出读出使能中断信号3和对主CPU11输出写入使能中断信号4，就能够通过存储块71从主CPU11对辅助CPU21传送指令数据。再者，缓冲存储器44中，通过从管理块76对辅助CPU21输出写入使能中断信号7和对主CPU11输出读出使能中断信号8，就能够通过存储块75从辅助CPU21对主CPU11异步传送指令数据。
再者，分别预备有从主CPU11对辅助CPU21传送打印机的状态等的成批数据的缓冲存储器41和传送指令数据的缓冲存储器42，此外，还分别预备有从辅助CPU21向主CPU11传送打印数据和图像数据等的成批数据的缓冲存储器43和传送指令数据的缓冲存储器44。因此，传送目的地的CPU通过判别读出数据的缓冲存储器，即，通过对用于通知读出使能的中断信号进行解码，能够事先判断其传送的数据是有必要由CPU进行解码的指令数据，还是不需要解码的成批数据。另一方面，传送源的CPU根据对应的是指令数据还是成批数据来转换所传送的缓冲存储器的地址，就能够将其类型传递到传送目的地的CPU。因而，就能够利用改变写入数据的缓冲存储器，将传送的数据的类型传递给传送目的地的CPU。然后，就能够根据读出使能中断信号和写入使能中断信号，由各个CPU独立地进行控制，利用各个缓冲存储器来完成数据的传送。
因而，本实施例的数据处理装置3中，具有这样的功能尽管能够利用缓冲存储器41～44，在第一数据处理单元1与第二数据处理单元2之间异步传送成批数据和指令数据，CPU即使不对传送的数据的类型解码，也能够判别其数据的类型。因此，即使各CPU从发送源的CPU未得到信息，或者不是全部传送目的地的CPU都对被传送的数据进行分析，也能够判别被传送的数据的类型。因而，即使由传送目的地的CPU对通过指令数据用的缓冲存储器所传送的数据进行说明，也可以省去传送目的地的CPU对通过成批数据用的缓冲存储器传送的数据进行处理，就能够减轻数据传送消耗的CPU的负荷。
因而，在采用了本实施例的数据处理装置3的复合装置10中，即使不协调双方的CPU11和21，各个CPU11和21也能够独立地对通信单元4的缓冲存储器41～44输入或输出数据，从而能够在CPU11和21之间交换数据。因此，双方的CPU11和21，即，控制打印机机构6的第一数据处理单元1的程序设计和控制扫描仪机构7的第二数据处理单元2的程序设计变得非常简单。此外，出现必须进行数据交换的处理时，CPU11和21不必等待双方进行其处理就能够输入输出数据，因此能够防止数据的处理速度慢，从而提供了一种数据处理速度快的复合装置。
图9～图12是复合装置作为POS打印机10工作时的连接情况的例子，它与主机装置5之间通过第二数据处理单元2的外部接口29，交换与打印机机构6和扫描仪机构7有关的指令数据和成批数据。该情况下，与第一数据处理单元1有关的成批数据和指令数据通过通信单元4进行输入输出。首先，从第一数据处理单元1输出的成批数据如图9所示的那样，利用第一缓冲存储器41从第一数据处理单元1向第二数据处理单元2传送。其成批数据中有通知打印机机构6的状态的数据(ASB数据)，该数据是从第二数据处理单元2的外部接口29向主机装置5反馈的数据。
除了ASB数据，在第一数据处理单元1中，控制检验的磁性墨水数据的读取装置(MICR)的情况下，还有通过该MICR读取的数据等。
从第一数据处理单元1向第二数据处理单元2通过第一缓冲存储器41传送数据的情况下，一接收到表示缓冲存储器内为空的写入使能中断信号2，就通过第一数据处理单元1的主CPU11写入数据。一从主CPU11向第一缓冲存储器41写入数据，就向第二数据处理单元2的辅助CPU21输出读出使能中断信号1，辅助CPU21就从第一缓冲存储器41读出数据。然后，或者将读出的数据存储在RAM22中之后，在USB控制器24的控制下从接口29向主机5输出，或者，在缓冲存储器41可以读出时，在USB控制器24的控制下从接口29向主机5输出。第一缓冲存储器41由于被分配给了无须辅助CPU21解码或分析的数据，因此一旦该缓冲存储器41通过中断信号1变为能够读出，辅助CPU21就可以不对传送到的数据进行解码而从接口29输出。
从第一数据处理单元1对第二数据处理单元2发出的指令数据如图10所示出的那样，通过第二缓冲存储器42进行传送。象这样传送的指令数据，在必须要与打印机装置6连动控制扫描仪机构7的情况下，有从主CPU11输出给辅助CPU21的指令数据。或者，复合装置10的操作指令数据全部由主CPU11进行分析，通过接口29从主机5接收到的指令数据一旦被传送到第一数据处理单元1之后，就被返回到第二数据处理单元。利用第二缓冲存储器42传送指令数据的情况也与上述情况相同，根据许可写入的中断信号4，主CPU11向缓冲存储器42写入指令数据，根据许可读入的中断信号3，辅助CPU21读入指令数据。然后，该情况下，由于中断信号3表示了有数据被输入到被传送了指令数据的第二缓冲存储器42中，因此辅助CPU21对从第二缓冲存储器42读入的数据进行解码，由第二数据处理单元2进行与之相应的处理。
向第一数据处理单元1输入的成批数据如图11所示的那样，利用第三缓冲存储器43从第二数据处理单元2向第一数据处理单元1进行传送。作为成批数据的例子，有从主机装置5发送的打印数据，本实施例中，通过通信单元4，以8字节为单位向第一数据处理单元1输出。利用该第三缓冲存储器43传送数据的情况，也可以根据输出到第二数据处理单元2的表示写入使能的中断信号5和输出到第一数据处理单元1的表示读出使能的中断信号6，异步控制辅助CPU21对第三缓冲存储器43的写入和由主CPU11进行的数据的读出。而且，第三缓冲存储器43由于被分配成用于传送成批数据，因此各个CPU21和11不需要对传送的数据内容进行分析，如上述说明的那样，可以是DMA传送，本实施例中辅助CPU21和主CPU11具有DMAC的功能。因而，辅助CPU21就等于DMAC，从接口29向第三缓冲存储器43DMA传送打印数据，另一方面，主CPU11就等于DMAC，从第三缓冲存储器43向RAM12 DMA传送打印数据。然后，使用中断信号5和6作为DMA请求用的信号。
从第二数据处理单元2对第一数据处理单元1发出的指令数据如图12所示的那样，通过第四缓冲存储器44进行传送。作为象这样传送的指令数据，有来自主机5的用于控制打印机机构6的指令数据。利用第四缓冲存储器44传送指令数据的情况也与上述相同，根据许可写入的中断信号7，辅助CPU21向缓冲存储器44写入指令数据，根据许可读入的中断信号8，主CPU11读入指令数据。然后，按照其指令数据来控制打印机机构6。除上述MICR等外，构成复合装置10的其它装置也有由第一数据处理单元1进行控制的情况，其接收到用于这些装置的指令数据后进行分析，然后进行控制。
象这样的复合装置10，适合于例如开发将第一数据处理单元1作为中心，以打印机机构6为基础的多功能装置的情况。本实施例提供一种复合装置10，通过附加扫描仪机构7的功能和控制该扫描仪机构7的第二数据处理单元2，使其具有打印机机构6和扫描仪机构7的功能，作为一个外围设备，能够由主机5进行控制。在开发这样的复合装置10时，能够开发所有的功能，即，开发能够控制打印机机构6和扫描仪机构7的单一的数据处理单元，从处理效率这一点出发是较理想的。但是这样，开发时间就变长，开发费用也增高。进而，作为对打印机机构6进行开发，不能够利用效果较好的控制单元1，即使有为扫描仪机构7开发的第二数据处理单元2，也不能利用其资源。
对此，本实施例的复合装置10中提供一种装置，通过对具有实效的控制单元1和2在通信单元4中进行组合，从而具有打印机和扫描仪的功能。因而，能够大幅度地减少开发时间和降低成本，而且，提供一种能够利用具有实效的控制单元作为打印机和扫描仪的可靠性高的复合装置。且具有以下优点，即，即使是与主机5的通信接口，只要各个控制单元1和2上连接了种类不同的通信接口，就可以利用其中的某一个适合的通信接口来控制打印机机构6和扫描仪机构7。例如，如果是作为打印机用而被开发的第一数据处理单元1，则多数情况下与个人计算机用的打印机输出规格接口即并行接口进行连接。另一方面，如果是作为扫描仪用而被开发的第二数据处理单元2，则连接能够高速串行传送的USB接口和IEEE1394接口，或SCSI和RS232C等的情况较多。因而，可以在这些接口中选择适当的接口来使用。
然后，如果是本实施例的复合装置10，连接在各个数据处理单元1和2上的CPU11和21通过向独立的缓冲存储器41～44写入数据或读出数据，从而在数据处理单元1和2之间传送数据。因此，作为复合装置10发挥功能而进行的程序设计变得非常容易，此外，由于各个CPU11和21能够独立输入输出数据，因此复合使用还可以防止数据处理速度慢。
再者，由于按指令数据和成批数据区分缓冲存储器，CPU对于不需要分析的成批数据不进行分析，就能够处理该数据。因此，不需要对读出的数据都进行分析，从而能够避免分析打印数据等成批数据的处理出现，使数据处理单元间的数据交换的效率低下的问题。因而，能够实现作为复合装置的POS打印机10，其不用第一数据处理单元1对在第二数据处理单元2取得的来自主机装置5的打印数据进行分析，而将其直接传送到门阵列14，在打印机机构6打印，从收到打印数据到开始打印的间隔很短。
上述内容说明了利用安设在第二数据处理单元2的外部接口29与主机5通信的例子，当然也可以利用安设在第一数据处理单元1的外部接口19与主机装置5通信。该情况下，将由扫描仪机构7生成的图像数据从第二数据处理装置2通过通信单元4，从第一数据处理单元1的外部接口19发送到主机装置5。因而，最好使用用于传送成批数据的第三缓冲存储器43，从第二数据处理单元2向第一数据处理单元1传送数据。
但是，本实施例的数据处理单元1，因为是为从主机装置5接收到的打印数据在打印机机构6打印出来而设计，所以虽然数据处理单元1的外部接口19能够快速地从主机装置5接收打印数据，但数据处理单元1不能向主机装置5发送大量数据。因而，即使利用8字节的第三缓冲存储器43进行数据传送，也存在第一数据处理单元1与主机装置5之间通信困难的可能。因此，本实施例中，如图13所示的那样，在使用外部接口19向主机装置5发送扫描仪的数据时，使用通信单元4的1字节的第四缓冲存储器44。
第四缓冲存储器44是用于指令数据的，从第四缓冲存储器44读出的扫描仪的数据在主CPU11中被解码。因此，作为将扫描仪的数据从第二数据处理单元2传送到第一数据处理单元1的前处理，将从第二数据处理单元2发送的传送扫描仪数据的处理开始的指令数据，到第一数据处理单元1，在第一数据处理单元1中，分析其指令数据后，将第四缓冲存储器44用于发送成批数据而进行数据处理。
本实施例的第一数据处理单元1的外部接口19，可以选择异步的串行通信(RS232C)和除此之外的例如并行通信。异步串行传送的情况如图13的虚线X所示，利用内藏在主CPU11中的UART(通用异步接收发送器)的功能，从外部接口19向主机装置5发送数据。异步串行传送以外的情况如点划线Y所示，主CPU11向门阵列写入应该发送到主机装置5的数据，接着，通过与门阵列14的连接通信方式相应的控制设备，从外部接口19对主机装置5发送数据。
考虑到如此构成的第一数据处理单元1，向第二数据处理装置2传送数据的通信单元4的缓冲存储器的结构，最好与门阵列14的发送缓冲存储器和接收缓冲存储器具有同样的存储容量。因此，本实施例的复合装置10中，通信单元4的第一缓冲存储器41为4字节，第三缓冲存储器为8字节。象这样，使外部接口19的缓冲存储器的容量与用于向第二数据处理单元2传送的通信单元4的缓冲存储器的容量保持一致，主CPU11只改变收发目的地的缓冲存储器的地址，就能够处理与第二数据处理单元2之间进行的数据传送，再者，组合了第二数据处理单元2的复合装置10的设计就变得容易。
因而，上述说明的各缓冲存储器的存储容量只不过是例子，本发明并不限于此。此外，也不限于所说明的将成批数据进行DMA传送的例子。另外，本发明的数据输入输出装置不限于上述的适用于POS打印机的复合装置，而对于在连接了CPU的多个数据处理单元之间进行数据传送的数据处理装置都适用。
如上所述，在本发明中，提供一种体系结构，其具有为从第一数据处理单元向第二数据处理单元传送数据而使用的第一存储装置，和为从第二数据处理单元向第一数据处理单元传送数据而使用的第二存储装置。据此，可以采用如下的数据输入输出方法，即在从第一数据处理单元向第二数据处理单元传送数据的时候使用第一存储装置，在从第二数据处理单元向第一数据处理单元传送数据的时候使用第二存储装置，即使在第一和第二CPU之间交换的数据的输入输出出现争用的情况下，也能够同时输入和同时输出。此外，即使不读出传送到的数据，也能够对对方CPU输出数据，能够实现异步数据传送，数据传送的自由度大幅度提高。因此，即使不协调控制双方CPU的处理操作，也能够通过对通信装置的第一和第二存储装置输入数据或输出数据，在双方CPU之间交换数据。因而，双方CPU的程序设计变得简单，此外即使不等待双方CPU的处理，也能输入输出数据，因此处理速度得到提高。
权利要求
1.一种数据处理装置，其特征在于，它包括具有第一CPU的第一数据处理单元；具有第二CPU的第二数据处理单元；在第一和第二数据处理单元之间能够进行数据交换的通信装置，该通信装置包括为了从所述第一数据处理单元向所述第二数据处理单元传送数据而使用的第一存储装置；为了从所述第二数据处理单元向所述第一数据处理单元传送数据而使用的第二存储装置。
2.如权利要求1所述的数据处理装置，其特征在于，所述通信装置包括一向所述第一存储装置写入数据就向所述第二CPU发送信号，从该第一存储装置一读出数据就向所述第一CPU发送信号的第一信号输出装置；一向所述第二存储装置写入数据就向所述第一CPU发送信号，从该第二存储装置一读出数据就向所述第二CPU发送信号的第二信号输出装置。
3.如权利要求1所述的数据处理装置，其特征在于，所述第一存储装置具有从所述第一数据处理单元向所述第二数据处理单元传送成批数据的第一缓冲存储器，和传送指令数据的第二缓冲存储器，所述第二存储装置具有从所述第二数据处理单元向所述第一数据处理单元传送成批数据的第三缓冲存储器，和传送指令数据的第四缓冲存储器。
4.如权利要求3所述的数据处理装置，其特征在于，所述通信装置包括向所述第一缓冲存储器一写入数据就向所述第二CPU发送信号，该第一缓冲存储器的数据一被读出就向所述第一CPU发送信号的第一管理装置；向所述第二缓冲存储器一写入数据就向所述第二CPU发送信号，该第二缓冲存储器的数据一被读出就向所述第一CPU发送信号的第二管理装置；向所述第三缓冲存储器一写入数据就向所述第一CPU发送信号，该第三缓冲存储器的数据一被读出就向所述第二CPU发送信号的第三管理装置；向所述第四缓冲存储器一写入数据就向所述第一CPU发送信号，该第四缓冲存储器的数据一被读出就向所述第二CPU发送信号的第四管理装置。
5.如权利要求3所述的数据处理装置，其特征在于，所述第一数据处理单元具有向所述第一缓冲存储器输入成批数据，从所述第三缓冲存储器输出成批数据的DMA功能。
6.如权利要求3所述的数据处理装置，其特征在于，所述第二数据处理单元具有向所述第三缓冲存储器输入成批数据，从所述第一缓冲存储器输出成批数据的DMA功能。
7.如权利要求3所述的数据处理装置，其特征在于，所述第一数据处理单元具有外部接口，并且具有从所述外部接口向所述第一缓冲存储器传送成批数据，从所述第三缓冲存储器向所述外部接口传送成批数据的DMA功能。
8.如权利要求7所述的数据处理装置，其特征在于，所述第二数据处理单元具有向所述第三缓冲存储器输入成批数据，从所述第一缓冲存储器输出成批数据的DMA功能。
9.如权利要求3所述的数据处理装置，其特征在于，所述第二数据处理单元具有外部接口，并且具有从所述外部接口向所述第三缓冲存储器传送成批数据，从所述第一缓冲存储器向所述外部接口传送成批数据的DMA功能。
10.如权利要求9所述的数据处理装置，其特征在于，所述第一数据处理单元具有向所述第一缓冲存储器输入成批数据，从所述第三缓冲存储器输出成批数据的DMA功能。
11.一种数据输入输出装置，其特征在于，它具有能够输入和/或输出数据的第一数据输入输出装置；能够输入和/或输出数据的第二数据输入输出装置；具有控制所述第一数据输入输出装置的第一CPU的第一数据处理单元；具有控制所述第二数据输入输出装置的第二CPU的第二数据处理单元；在第一和第二数据处理单元之间能够进行数据交换的通信装置，该通信装置包括为了从所述第一数据处理单元向所述第二数据处理单元传送数据而使用的第一存储装置；为从所述第二数据处理单元向所述第一数据处理单元传送数据而使用的第二存储装置。
12.如权利要求11所述的数据输入输出装置，具特征在于，所述通信装置包括一向所述第一存储装置写入数据就向所述第二CPU发送信号，该第一存储装置的数据一被读出就向所述第一CPU发送信号的第一信号输出装置；一向所述第二存储装置写入数据就向所述第一CPU发送信号，该第二存储装置的数据一被读出就向所述第二CPU发送信号的第二信号输出装置。
13.如权利要求11所述的数据输入输出装置，其特征在于，所述第一存储装置具有从所述第一数据处理单元向所述第二数据处理单元传送成批数据的第一缓冲存储器和传送指令数据的第二缓冲存储器，所述第二存储装置具有从所述第二数据处理单元向所述第一数据处理单元传送成批数据的第三缓冲存储器和传送指令数据的第四缓冲存储器。
14.如权利要求13所述的数据输入输出装置，其特征在于，所述通信装置具有向所述第一缓冲存储器一写入数据就向所述第二CPU发送信号，该第一缓冲存储器的数据一被读出就向所述第一CPU发送信号的第一管理装置；向所述第二缓冲存储器一写入数据就向所述第二CPU发送信号，该第二缓冲存储器的数据一被读出就向所述第一CPU发送信号的第二管理装置；向所述第三缓冲存储器一写入数据就向所述第一CPU发送信号，该第三缓冲存储器的数据一被读出就向所述第二CPU发送信号的第三管理装置；向所述第四缓冲存储器一写入数据就向所述第一CPU发送信号，该第四缓冲存储器的数据一被读出就向所述第二CPU发送信号的第四管理装置。
15.如权利要求13所述的数据输入输出装置，其特征在于，所述第一数据处理单元具有实施从所述第一数据输入输出装置向所述第一缓冲存储器传送成批数据的处理，和/或从所述第三缓冲存储器向所述第一数据输入输出装置传送成批数据的处理的DMA功能。
16.如权利要求13所述的数据输入输出装置，其特征在于，所述第二数据处理单元具有实施从所述第二数据输入输出装置向所述第三缓冲存储器传送成批数据的处理，和/或从所述第缓冲存储器向所述第二数据输入输出装置传送成批数据的处理的DMA功能。
17.如权利要求13所述的数据输入输出装置，其特征在于，所述第一数据处理单元具有外部接口，并且具有实施从该外部接口向所述第一缓冲存储器传送成批数据的处理，和/或从所述第三缓冲存储器向所述外部接口传送成批数据的处理的DMA功能。
18.如权利要求17所述的数据输入输出装置，其特征在于，所述第二数据处理单元具有实施从所述第二数据输入输出装置向所述第三缓冲存储器传送成批数据的处理，和/或从所述第缓冲存储器向所述第二数据输入输出装置传送成批数据的处理的DMA功能。
19.如权利要求13所述的数据输入输出装置，其特征在于，所述第二数据处理单元具有外部接口，并且具有实施从该外部接口向所述第三缓冲存储器传送成批数据的处理，和/或从所述第一缓冲存储器向所述外部接口传送成批数据的处理的DMA功能。
20.如权利要求19所述的数据输入输出装置，其特征在于，所述第一数据处理单元具有实施从所述第一数据输入输出装置向所述第一缓冲存储器传送成批数据的处理，和/或从所述第三缓冲存储器向所述第一数据输入输出装置传送成批数据的处理的DMA功能。
21.如权利要求11所述的数据输入输出装置，其特征在于，所述第一数据输入输出装置是在规定用纸上进行打印的装置，所述第二数据输入输出装置是读取规定用纸上的图像数据的装置。
22.如权利要求13所述的数据输入输出装置，其特征在于，所述第一数据处理单元具有外部接口；保存通过该外部接口从外部装置接收到的数据的接收缓冲存储器；保存向该外部装置发送的数据的发送缓冲存储器，所述发送缓冲存储器具有与所述第一缓冲存储器相同的存储容量，所述接收缓冲存储器具有与所述第三缓冲存储器相同的存储容量。
23.如权利要求13所述的数据输入输出装置，其特征在于，所述第二数据处理单元具有外部接口；保存通过该外部接口从外部装置接收到的数据的接收缓冲存储器；保存向该外部装置发送的数据的发送缓冲存储器，所述接收缓冲存储器具有与所述第一缓冲存储器相同的存储容量，所述发送缓冲存储器具有与所述第三缓冲存储器相同的存储容量。
24.一种数据输入输出方法，是在具有第一CPU的第一数据处理单元与具有第二CPU的第二数据处理单元之间的数据输入输出方法，其特征在于，它包括下列步骤利用第一存储装置从所述第一数据处理单元向第二数据处理单元传送数据的第一步骤；利用与所述第一存储装置不同的第二存储装置从所述第二数据处理单元向所述第一数据处理单元传送数据的第二步骤。
25.如权利要求24所述的数据输入输出方法，其特征在于，还包括下列步骤一向所述第一存储装置写入数据就向所述第二CPU发送信号，从该第一存储装置一读出数据就向所述第一CPU发送信号的步骤；一向所述第二存储装置写入数据就向所述第一CPU发送信号，从该第二存储装置一读出数据就向所述第二CPU发送信号的步骤。
26.如权利要求24所述的数据输入输出方法，其特征在于，所述第一存储装置具有第一缓冲存储器和第二缓冲存储器，所述第二存储装置具有第三缓冲存储器和第四缓冲存储器；所述第一步骤中，利用所述第一缓冲存储器从所述第一数据处理单元向所述第二数据处理单元传送成批数据，利用所述第二缓冲存储器从所述第一数据处理单元向所述第二数据处理单元传送指令数据，所述第二步骤中，利用所述第三缓冲存储器从所述第二数据处理单元向所述第一数据处理单元传送成批数据，利用所述第四缓冲存储器从所述第二数据处理单元向所述第一数据处理单元传送指令数据。
27.如权利要求26所述的数据输入输出方法，其特征在于，包括下列步骤一向所述第一缓冲存储器写入数据就向所述第二CPU发送信号，该第一缓冲存储器的数据一被读出就向所述第一CPU发送信号的步骤；一向所述第二缓冲存储器写入数据就向所述第二CPU发送信号，该第二缓冲存储器的数据一被读出就向所述第一CPU发送信号的步骤；一向所述第三缓冲存储器写入数据就向所述第一CPU发送信号，该第三缓冲存储器的数据一被读出就向所述第二CPU发送信号的步骤；一向所述第四缓冲存储器写入数据就向所述第一CPU发送信号，该第四缓冲存储器的数据一被读出就向所述第二CPU发送信号的步骤。
28.如权利要求26所述的数据输入输出方法，其特征在于，所述第二数据处理单元具有外部接口；所述第一步骤中，从所述第一数据处理单元向所述第一缓冲存储器DMA传送成批数据，从所述第一缓冲存储器向所述外部接口DMA传送成批数据。
29.如权利要求26所述的数据输入输出方法，其特征在于，所述第二数据处理单元具有外部接口；所述第二步骤中，从所述外部接口向所述第三缓冲存储器DMA传送成批数据，从所述第三缓冲存储器向所述第一数据处理单元DMA传送成批数据。
30.如权利要求26所述的数据输入输出方法，其特征在于，所述第一数据处理单元具有外部接口；所述第一步骤中，从所述外部接口向所述第一缓冲存储器DMA传送成批数据，从所述第一缓冲存储器向所述第二数据处理单元DMA传送成批数据。
31.如权利要求26所述的数据输入输出方法，其特征在于，所述第一数据处理单元具有外部接口；所述第二步骤中，从所述第二数据处理单元向所述第三缓冲存储器DMA传送成批数据，从所述第三缓冲存储器向所述外部接口DMA传送成批数据。
32.如权利要求21所述的数据输入输出装置，其特征在于，所述数据输入输出装置是POS打印机；所述第一数据输入输出装置是在检验用纸上进行打印的打印机；所述第二数据输入输出装置是读取打印的所述检验图像的扫描仪。
全文摘要
提供一种数据处理装置，能够在快速地进行带有CPU的数据处理单元间的数据交换的同时，简化与数据交换有关的程序。提供一种数据处理装置3，其具有通信单元4，它包括为从第一数据处理单元1向第二数据处理单元2传送数据而使用的第一存储部31，和为从第二数据处理单元2向第一数据处理单元1传送数据而使用的第二存储部32。由此，不必协调控制各个数据处理单元的CPU，就能够异步地进行数据处理单元间的数据交换，因此能够简化各单元间的数据交换的控制。
文档编号G06F3/12GK1396530SQ0212453
公开日2003年2月12日 申请日期2002年4月30日 优先权日2001年7月11日
发明者武井敏记, 春日洋昭 申请人:精工爱普生株式会社