专利名称：一种用于扩展处理器的局部存储器地址空间的方法
背景技术：
计算机系统中的存储器可以设置成包括不同速度和大小的存储装置的存储器层次结构。存储装置的类型和大小及其与处理器核心的邻近度是存储装置的速度因素。一般来说，较小的硬件较快，最靠近处理器核心的存储器装置访问得最快。由于快速存储器昂贵和处理器核心附近的空间有限，存储器层次结构可组织成几级，每级比下一级更小、更快、每字节成本更贵。这种存储器层次结构的目的是提供一种其成本几乎与存储器的最便宜级一样低且其速度几乎与存储器的最快级一样快的存储器系统。
许多处理器使用高速缓冲存储器来储存最常用数据和指令，以改进访问速度和全面的处理速度。高速缓冲存储器也称为高速缓存或RAM(随机访问存储器)超高速缓存是存储器的一部分，可由高速静态RAM(SRAM)构成，以替代用于主存储器中较慢的动态RAM(DRAM)。存储器高速缓存可被包括在存储器的最高级，并在如处理器相同的集成电如上。这种内部高速缓冲存储器也称为局部或1级(L1)高速缓存。
L1高速缓存的内容依赖于由处理器执行的任务可进行修改。如果处理器试图访问不在高速缓存中数据，则发生高速缓存丢失，数据必须从存储器的较低级检索。高速缓存丢失涉及性能恶化，它包括丢失发生的时钟周期和从存储器恢复被请求的数据花费的周期数目。因此，期望提供一种局部可寻址存储器如L1 RAM，把数据和指令储存在处理器核心中，以改进访问速度和减少高速缓存丢失的恶化。
附图简要说明
图1是根据一实施例的处理器的结构图。
图2A-2C说明根据一实施例描述存储器访问操作的流程图。
图3是根据一实施例的包括处理器的系统的结构图。
详细说明图1说明根据一实施例的系统100。该系统包括具有处理器核心105的处理器102，该处理器核心翻译和执行软件指令。处理器核心105可经由系统接口总线(SBI)115从外部存储器110如2级L2或主存储器中访问数据。
处理器102可以为例如微控制器或数字信号处理器(DSP)，它们通常分别用于面向控制器的应用和数字密集的数字信号处理。处理器102可具有混合微控制器/DSP结构，后者能处理具有基于DSP和基于微控制器组件的各种应用。这种处理器可应用于例如蜂窝电话，后者有带有大DSP组件的工作负载，用于执行基带信道和语音编码器所需的处理，以及应用于面向控制的应用，用于管理用户接口和通信协议堆栈的各方面。
处理器核心105可包括局部或1级(L1)存储器级。L1存储级可包括L1高速缓冲存储器115，储存用于执行单元120快速检索的最常用数据的副本。L1高速缓存115中的内容可根据由处理器102执行的任务进行修改。
L1高速缓存115中指令和数据可分别单独地储存在L1指令高速缓存(I高速缓存)125和L1数据高速缓存(D高速缓存)130中，但可共用系统的2级或进一步的级别(L2或更低级)。指令和数据流的分离可使处理器核心105同时提取指令和加载/存储数据而不发生冲突。
执行单元120可请求对存储器进行访问。存储器控制器135可核对请求的存储位置的地址，并发出对L1高速缓存115的访问。如果L1高速缓存115具有请求的信息(高速缓存命中)的副本，则L1高速缓存返回请求的信息。在处理器核心105试图访问不在L1高速缓存中的数据时发生高速缓存丢失。在高速缓存丢失的情况下，超高速缓冲存储器试图从外部存储器140检索请求的数据。该请求的数据从外部存储器140经由SBI110传送到L1高速缓存。高速缓存丢失涉及性能损失，包括丢失发生的时钟周期和为丢失服务的辅助时钟周期。
处理器核心105可包括局部(L1)可寻址存储器例如L1 SRAM(动态随机访问存储器)145。L1存储器中的指令和数据可被分开进入指令SRAM(I-SRAM)150和数据SRAM(D-SRAM)155，但共用该系统2级和各进一步的级(L2和更低级)处的公共存储器。与L1高速缓存不同，L1 SRAM是“真实”存储器，并会返回请求的信息，如果存在的话。因此，对L1 SRAM的访问可不发生高速缓存丢失和关联的损失。L1SRAM 145可用在例如面向DSP的应用诸如快速付里叶处理(FFP)、相关和乘-累加(MAC)操作中使用的指令和数据进行编程。
一些系统存储器可映射在L1存储地址空间中，一些存储器可映射在L2和更低级的存储地址空间中。存储器中的每个区域可在一页中被描述。页是固定大小的存储块并虚拟存储器的基本单位。处理器102可支持不同页的大小，如1KB、4KB、1MB和4MB。页具有如高速缓存性和保护性的性质。这些性质可用页描述符诸如高速缓存性保护后援缓冲器(CPLB)和翻译后援缓冲器(TLB)描述符来标识。一种这类描述符可为局部存储器描述符，如“LI SRAM”比特，它可在页对页基础上被定义，并通过例如设置为“0”或“1”把页分别标识为是否在L1逻辑地址空间。
图2A-2C是说明根据一实施例的存储器访问操作200的流程图。局部存储器控制器135可处理来自执行单元120的存储访问请求。当该执行单元请求访问存储器(框202)时，局部存储器控制器135可检查存储地址的高位比特(框204)来确定地址驻留的页(框206)。局部存储器控制器可核对页描述符中的L1 SRAM比特来确定该页是否在该L1存储器空间(框208)。
如果L1 SRAM比特为“1”，表示该页在(L1)地址空间，局部存储器控制器135发出对L1 SRAM 115的访问(框212)。如果该地址在L1 SRAM中存在，则L1 SRAM将返回请求的数据(框214)。
执行单元120可请求访问不存在的存储器。这可能发生，因为程序出错和在程序游离在所允许(L1)SRAM存储器地址空间的外面的情况下。如果是对不存在L1SRAM存储器的访问，局部存储器控制器135可触发非法访问扰乱无效(框216)。执行流程那时会中断，以便处理器102来处理例外。
如果L1 SRAM比特设置为“0”，表示地址不在L1地址空间，则局部存储器控制器135可发出对L1高速缓冲存储器115的访问(框218)。如果数据的副本存在于(L1)超高速缓冲存储器，则超高速缓冲存储器返回请求的数据(框220)。在超高速缓冲存储器丢失情况下，该超高速缓冲存储器可执行一外部存储器访问。
在局部存储器与局部超高速缓冲存储器平行存在时，局部存储器描述符允许有效访问局部存储器，使它不必要同时发出访问L1超高速缓冲存储器和L1 SRAM两者。由于局部存储器请求被立刻送至L1 SRAM且L1超高速缓冲存储器不接收这种请求，故局部存储器控制器135能迅速地确定是否现需要执行外部访问。同样，局部存储器控制器能防止对已知不存在存储器执行(带有关联的损失)外部存储器访问。
局部存储器描述符和其它页描述符可储存在描述符缓冲器中。缓冲器可容纳有限数量的描述符项。这样，利用较大页大小可使更多存储器被有效的映射。例如，64KB(L1)SRAM可储存16个4KB页。标识16页需要16个局部存储器描述符项。另一方面，整个L2存储器地址空间可被包含在一个1MB页中，仅需要一个局部存储器描述符。只要处理器102只访问该页的地址空间的允许的部分或独立的允许子部分，不会触发非法访问无效例外。
处理器102可以各种系统来实现，包括通用计算系统、数字处理系统、膝上计算机、个人数字助理(PDAs)和蜂窝电话。在这类系统中，处理器可与诸如闪存存储装置或静态随机访问存储器(SRAM)的存储器装置相耦合，后者储存操作系统或其它软件应用程序。
这种处理器102可用于视频摄录机(video camcorders)、电视会议、PC视频卡、高清晰度电视(HDTV)。此外，处理器102可与其它利用数字信号处理技术诸如用于移动电话、语音识别和其它应用中的的声音处理相结合来使用。
例如，图3说明根据一实施例的包括处理器102的移动视频装置300。该移动视频装置300可以是手持装置，它显示由接收来自天线302的编码视频信号或数字视频存储媒体304例如数字视频盘片(DVD)或存储卡产生的视频图像。处理器102可与L2 SRAM306和其它装置如USB(通用串行总线)接口308进行通信，L2 SRAM306储存处理器操作用的指令和数据。
处理器102可对编码视频信号执行各种操作，包括例如模数转换、解调、过滤、数据恢复和译码。处理器102可根据各种数字视频压缩标准如MPEG系列标准和H.263标准中一种，对压缩的数字视频信号进行译码。然后，经译码的视频信号可输入到显示驱动器，以在显示器312上产生视频图像。
已对一些实施例作了描述。然而，应理解成可进行各种修改而不脱离本发明的构思和范围。例如，可跳过或不按次序执行流程图中的各框，并仍能提供期望的结果。因此，其它实施例应在下列权利要求的范围内。
权利要求
1.一种方法，其特征在于，所述方法包括接收对存储器位置访问的请求；标识包括存储器位置的存储块；检查与所述存储块关联的局部存储器描述符；以及根据指示存储块是在局部可寻址存储器中的局部存储器描述符，访问局部可寻址存储器。
2.如权利要求1所述的方法，其特征在于，所述方进一步包括响应存储器位置存在于局部可寻址存储器中来访问存储器位置。
3.如权利要求1所述的方法，其特征在于，所述方法进一步包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
4.如权利要求1所述的方法，其特征在于，所述方法进一步包括响应指示存储块不在局部可寻址存储器中的局部存储器描述符来访问局部超高速缓冲存储器。
5.如权利要求1所述的方法，其特征在于，所述接收对存储器位置访问的请求包括接收地址。
6.如权利要求5所述的方法，其特征在于，所述标识包括存储器位置的存储块包括标识具有包括所述地址的地址空间的页。
7.如权利要求1所述的方法，其特征在于，所述访问局部可寻址存储器包括访问1级静态随机访问存储器(L1)SRAM。
8.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查与存储块相关联的L1 SRAM比特的状态。
9.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查包括与存储块相关联的一L1 SRAM比特的高速缓存性保护后援缓冲器(CPLB)描述符。
10.如权利要求7所述的方法，其特征在于，所述检查局部存储器描述符包括检查包括与存储块相关联的一L1 SRAM比特的翻译后援缓冲器(TLB)描述符。
11.一种方法，其特征在于，所述方法包括接收对存储器位置访问的请求；标识包括存储器位置的存储块；以及响应与所述存储块相关联的局部存储器描述符的状态，把请求路由到局部可寻址存储器和局部超高速缓冲存储器之一。
12.如权利要求11所述的方法，其特征在于，所述方法进一步包括访问局部可寻址存储器。
13.如权利要求11所述的方法，其特征在于，所述方法进一步包括根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
14.如权利要求11所述的方法，其特征在于，所述访问局部可寻址存储器包括访问1级静态随机访问存储器(L1)SRAM。
15.一种设备，其特征在于，所述设备包括执行单元；局部可寻址存储器；局部超高速缓冲存储器；以及局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及根据与所述存储块相关联的局部存储器描述符的状态来把请求路由到局部可寻址存储器和局部超高速缓冲存储器中一个。
16.如权利要求15所述的设备，其特征在于，所述设备进一步包括与多个存储块相关联的多个局部存储器描述符。
17.如权利要求15所述的设备，其特征在于，所述局部可寻址存储器包括1级(L1)SRAM(静态随机访问存储器)。
18.如权利要求17所述的设备，其特征在于，所述局部存储器描述符包括指示相关联的存储块是否驻留在局部存储器的一(L1)SRAM比特。
19.一种系统，其特征在于，所述系统包括执行单元；局部可寻址存储器；局部超高速缓冲存储器；局部存储器控制器，可操作地响应接收来自执行单元对所述存储器位置访问的请求来标识包括存储器位置的存储块，以及响应与所述存储块相关联的局部存储器描述符的状态来把请求送路由到局部可寻址存储器和局部超高速缓冲存储器中一个；USB(通用串行总线)接口；以及与处理器和USB接口相耦合的系统总线。
20.如权利要求19所述的系统，其特征在于，所述局部可寻址存储器包括1级(L1)SRAM(静态随机访问存储器)。
21.一件制品，包括机器可读介质，该介质包括机器可读指令，其特征在于，该指令可操作地使机器接收对存储器位置访问的请求；标识包括存储器位置的存储块；检查与所述存储块相关联的局部存储器描述符；以及根据指示存储块在局部可寻址存储器中的局部存储器描述符来访问局部可寻址存储器。
22.如权利要求21所述的制品，其特征在于，所述指令进一步包括可操作指令，使机器响应于存储器位置存在于局部可寻址存储器中来访问存储器位置。
23.如权利要求21所述的制品，其特征在于，所述指令进一步包括可操作指令，使机器响应于存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
24.如权利要求21所述的制品，其特征在于，所述指令进一步包括可操作指令，使机器响应于指示存储块不在局部可寻址存储器中的局部存储器描述符来访问局部超高速缓冲存储器。
25.一件制品，包括机器可读介质，该介质包括机器可读指令，其特征在于，该指令可操作地使机器接收对存储器位置访问的请求；标识包括存储器位置的存储块；以及根据与所述存储块相关联的局部存储器描述符的状态，把请求路由到局部可寻址存储器和局部超高速缓冲存储器中一个。
26.如权利要求25所述的制品，其特征在于，所述指令进一步包括可操作指令，使机器访问局部可寻址存储器；以及根据存储器位置不存在于局部可寻址存储器中来产生非法访问无效例外。
27.如权利要求25所述的方法，其特征在于，所述可操作地使机器访问局部可寻址存储器的指令，包括可操作地使机器访问1级(L1)SRAM(静态随机访问存储器)的指令。
全文摘要
一种处理器包括局部可寻址存储器如SRAM，与存储器层次结构的最高级的局部超高速缓冲存储器如1级(L1)存储器相平行。局部存储器控制器可处理对(L1)存储器的访问。局部存储器控制器可确定包括请求的存储器位置的页，并检查页描述符如L1 SRAM比特，以确定该页是否在局部存储器中。该局部存储器控制器根据L1 SRAM比特的状态把请求路由到局部可寻址存储器或局部超高速缓冲存储器。
文档编号G06F12/00GK1608250SQ02826051
公开日2005年4月20日 申请日期2002年12月27日 优先权日2001年12月28日
发明者R·K·克拉格特拉, J·C·雷维拉 申请人:英特尔公司, 模拟设备股份有限公司