一种应用于静态随机存储器电路的灵敏放大器的制造方法
【技术领域】
[0001]本发明属于存储器设计技术领域，涉及静态随机存储器读取电路设计，特别是涉及一种应用于静态随机存储器电路的灵敏放大器。
【背景技术】
[0002]静态随机存储器属于易失性存储器，其中最大优势是其读写速度。静态随机存储器的外围电路主要由地址译码电路、写驱动电路、灵敏放大器、读输出及数据选择电路组成；其中灵敏放大器是最为关键的外围电路。因为，整个电路中只有将灵敏放大器的读出值正确地反应到数据输出端，才能够正确地读取存储器单元所存储的数据。
[0003]静态随机存储器电路中，每对位线可能会几十个甚至几百个存储单元，所以导致位线负载电容较大；从而增加读取电路的输出延迟，降低了存储器的读速度；在不改变存储阵列结构布局的前提下，只有通过减少灵敏放大器读出时间，来有效提高灵敏放大器读取速度，从而缓解存储器电路的读速度问题。
[0004]如图1所示，传统的锁存型灵敏放大器I由锁存型灵敏放大电路11及偏置电路12构成；其中，所述锁存型灵敏放大电路11由两个上拉管P1、P2及两个下拉管N1、N2互锁构成，还包括两个输出数据的反相器；所述偏置电路12简单利用单个NMOS管即可提供所需偏置电流。下面首先详细介绍所述锁存型灵敏放大器I的工作原理:
[0005]如图1所示，所述位线信号BL及所述反位线信号BLB的电压差达到所述锁存型灵敏放大器I的最低感知电压容限时，时序控制电路(图中未显示)将所述偏置电路12激活，即偏置控制信号SA_en置为高电平；现假设所述位线信号BL的电压为高电平，且比所述反位线信号BLB的电压高出Λ V ;所述偏置控制信号SA_en达到后，很快将下拉管N1、N2的源极COM拉低，当下拉管N1、N2的源极COM电压比所述位线信号BL的电压低一个下拉管的阈值电压时，下拉管N2比下拉管NI先导通，立即进入饱和区，从而将所述反位线信号BLB的电压拉低；下拉管N1、N2的源极COM电压快速下降的过程中，下拉管NI也随之立即导通进入饱和区，开始将所述位线信号BL的电压拉低；当所述反位线信号BLB的电压比电源电压VDD低一个上拉管的阈值电压时，此时上拉管Pl导通，进入线性区，利用源漏端小电流对所述位线信号BL进行缓慢充电，阻止所述位线信号BL的电压下降过快；随后上拉管P2也导通进入线性区，不过相比之下，上拉管P2源漏电流比上拉管PI源漏电流小，另外，下拉管N2源漏电流比下拉管NI源漏电流大，也就是所述反位线信号BLB放电多，充电少，而所述位线信号BL放电少，充电多；所述反位线信号BLB的电压始终比所述位线信号BL的电压小；当上拉管Pl进入饱和区时，所述位线信号BL充电大于放电，导致所述位线信号BL的电压升高；上拉管P2也会进入饱和区，但是其时间很短，很快会由于所述位线信号BL的电压升高而进入线性区，最后截止；而下拉管N2维持饱和区，对所述反位线信号BLB —直放电；下拉管NI会由于所述反位线信号BLB的过度放电而进入线性区，最后截止；最后，下拉管N1、N2的源极COM在一个很短的时间内就会拉至低电平；上拉管Pl和下拉管N2导通，上拉管P2和下拉管NI截止，维持所述位线信号BL的高电平和所述反位线信号BLB的低电平；最终，再将所述位线信号BL和所述反位线信号BLB的电压通过所述反相器输送输出信号OUT及OUTB，完成读取操作。
[0006]从以上看出，所述位线信号BL、所述反位线信号BLB及所述输出信号0UT、0UTB存在耦合效应，降低了存储单元的读速度；所述输出信号OUT、OUTB均为高电平过渡到所述输出信号OUT的高电平和所述输出信号OUTB的低电平(或者相反)，需要经历一段时间，降低了读速度。
[0007]因此，如何提高灵敏放大器的读取速度已成为本领域技术人员亟待解决的问题。
【发明内容】
[0008]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应用于静态随机存储器电路的灵敏放大器，用于解决现有技术中电压转换时间过长的问题。
[0009]为实现上述目的及其他相关目的，本发明提供一种灵敏放大器，所述灵敏放大器至少包括:
[0010]获取电路，用于感知输入信号的电压差；
[0011]连接于所述获取电路的隔离电路，用于隔离所述输入信号及差分输出信号，削弱所述输入信号及所述差分输出信号的耦合作用；
[0012]连接于所述隔离电路的辅助电路，用于稳定所述差分输出信号的初始电压；
[0013]连接于所述隔离电路的锁存电路，用于锁存所述隔离电路的输出信号，放大并输出所述差分输出信号；
[0014]连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。
[0015]优选地，所述获取电路包括第一获取管及第二获取管；
[0016]其中，所述第一获取管的栅极连接第一输入信号，所述第一获取管的源极连接所述隔离电路，所述第一获取管的漏极连接至高电平；
[0017]所述第二获取管的栅极连接第二输入信号，所述第二获取管的源极连接所述隔离电路，所述第二获取管的漏极连接至高电平。
[0018]更优选地，所述第一输入信号为存储单元的位线信号，所述第二输入信号为存储单元的反位线信号。
[0019]优选地，所述隔离电路包括第一隔离管及第二隔离管，所述第一隔离管及所述第二隔离管为PMOS晶体管；
[0020]其中，所述第一隔离管的栅极连接至低电平，所述第一隔离管的源极连接所述差分输出信号的正相端，所述第一隔离管的漏极连接至所述获取电路；
[0021]所述第二隔离管的栅极连接至低电平，所述第二隔离管的源极连接所述差分输出信号的负相端，所述第二隔离管的漏极连接至所述获取电路。
[0022]优选地，所述隔离电路包括第一隔离管及第二隔离管，所述第一隔离管及所述第二隔离管为NMOS晶体管；
[0023]其中，所述第一隔离管的栅极连接至高电平，所述第一隔离管的漏极连接所述差分输出信号的正相端，所述第一隔离管的源极连接至所述获取电路；
[0024]所述第二隔离管的栅极连接至高电平，所述第二隔离管的漏极连接所述差分输出信号的负相端，所述第二隔离管的源极连接至所述获取电路。
[0025]优选地，所述辅助电路包括第一辅助管及第二辅助管；
[0026]其中，所述第一辅助管的栅极连接所述差分输出信号的正相端，所述第一辅助管的漏极连接所述差分输出信号的负相端，所述第一辅助管的源极连接至低电平；
[0027]所述第二辅助管的栅极连接所述差分输出信号的负相端，所述第二辅助管的漏极连接所述差分输出信号的正相端，所述第二辅助管的源极连接至低电平。
[0028]优选地，所述锁存电路包括第一上拉管、第二上拉管、第一下拉管以及第二下拉管；
[0029]其中，所述第一上拉管的栅极连接所述第一下拉管的栅极，并连接至所述差分输出信号的负相端；所述第一上拉管的漏极连接所述第一下拉管的漏极，并连接至所述差分输出信号的正相端；所述第一上拉管的源极连接至高电平；所述第一下拉管的源极连接至所述偏置电路；
[0030]所述第二上拉管的栅极连接所述第二下拉管的栅极，并连接至所述差分输出信号的正相端；所述第二上拉管的漏极连接所述第二下拉管的漏极，并连接至所述差分输出信号的负相端；所述第二上拉管的源极连接至高电平；所述第二下拉管的源极连接至所述偏置电路。
[0031]更优选地，所述偏置电路包括单个偏置管，所述偏置管的栅极连接至偏置控制信号，所述偏置管的源极连接至低电平，所述偏置管的漏极连接所述第一下拉管及所述第二下拉管的源极。
[0032]更优选地，所述灵敏放大器用于提高存储器电路读取速度。
[0033]如上所述，本发明提供一种应用于静态随机存储器电路的灵敏放大器，具有以下有益效果:
[0034]本发明的应用于静态随机存储器电路的灵敏放大器将去耦合效应和电压转换技术结合，缩短灵敏放大器读取时间，进一步提高存储器的读速度；另外，采用辅助降压技术，可以进一步提高灵敏放大器读速度能力。
【附图说明】
[0035]图1显示为现有技术中锁存型灵敏放大器示意图。
[0036]图2显示为本发明的应用于静态随机存储器电路的灵敏放大器一具体实施例的示意图。
[0037]图3显示为图2显示的应用于静态随机存储器电路的灵敏放大器的仿真时序示意图。
[0038]图4显示为本发明的应用于静态随机存储器电路的灵敏放大器另一具体实施例的示意图。
[0039]图5显示为图4显示的应用于静态随机存储器电路的灵敏放大器的仿真时序示意图。
[0040]元件标号说明
[0041]I 锁存型灵敏放大器
[0042]11 锁存型灵敏放大电路
[0043]12 偏置电路
[0044]2灵敏放大器
[0045]21获取电路
[0046]22隔离电路
[0047]23辅助电路
[0048]24锁存电路
[0049]25偏置电路
【具体实施方式】
[0050]以下通