用于sram的存储单元及其读写方法
【专利摘要】本发明公开了一种用于SRAM的存储单元及其读写方法。其中，该存储单元包括：第一位线、第二位线、第三位线、第一字线和第二字线，其中，第一字线用于控制向存储单元写入由第一位线和/或第二位线所指示的电平状态，第二字线用于控制从存储单元读出电平状态，第三位线用于输出读出的电平状态；第一晶体管，通过源极和漏极连接在第三位线与第二字线之间，通过栅极连接至第一位线与第二位线之间的晶体管组，晶体管组用于写入第一位线与第二位线所指示的电平状态。本发明解决了现有的SRAM的存储单元的稳定性的技术问题。
【专利说明】
用于SRAM的存储单元及其读写方法
技术领域
[0001]本发明涉及半导体制造领域，具体而言，涉及一种用于SRAM的存储单元及其读写方法。
【背景技术】
[0002]随着互补金属氧化物半导体(CMOS，Complementary Metal OxideSemiconductor)工艺要求的提高，当CMOS的工艺尺寸降到40nm甚至更低时，CMOS中的静态随机存储器(SRAM，Static RAM)设计要求也随之升高，但是在现有SRAM设计方案中，由于需要在CMOS的工艺尺寸的框架下对SRAM的限制，如何保障SRAM单元性能的稳定性成为了亟待解决的问题。
[0003]现有的6T结构的SRAM存储单元其结构如图1所示，在现有的6T结构中，通过一条字线(WL，Word Line)控制读操作或写操作，同时读操作和写操作时都通过位线(BL，BitLine)或BLX进行，其中，
[0004]写操作:当字线WL上的电平状态为低电平时，存储单元SRAM进行写操作，通过WL的开启，将M5和M6导通，通过位线BL和BLX将数据写入存储节点；
[0005]读操作:当字线WL上的电平状态为高电平时，存储单元SRAM进行读操作，通过WL的开启，将M5和M6导通，由存储节点提取数据并通过位线BL和BLX输出。
[0006]然而，在实现写操作和读操作时，由于写操作和读操作使用同一端口，无法单一的改善写性能或者读性能，例如，当写操作进行时，会由于与读操作使用同一端口影响读操作的进行。且随着工艺技术节点的改进，工艺参数变化和噪声的影响日益变大，对存储单元的稳定性提出了挑战。针对上述的问题，目前尚未提出有效的解决方案。
【发明内容】
[0007]本发明实施例提供了一种用于SRAM的存储单元及其读写方法，以至少解决现有的SRAM的存储单元的稳定性的技术问题。
[0008]根据本发明实施例的一个方面，提供了一种用于SRAM的存储单元，包括:第一位线、第二位线、第三位线、第一字线和第二字线，其中，上述第一字线用于控制向上述存储单元写入由上述第一位线和/或上述第二位线所指示的电平状态，上述第二字线用于控制从上述存储单元读出电平状态，上述第三位线用于输出读出的上述电平状态；第一晶体管，通过源极和漏极连接在上述第三位线与上述第二字线之间，通过栅极连接至上述第一位线与上述第二位线之间的晶体管组，上述晶体管组用于写入上述第一位线与上述第二位线所指示的上述电平状态。
[0009]可选地，上述存储单元还包括:第二晶体管和第三晶体管，其中，上述第二晶体管，通过源极连接在上述第一位线，通过漏极与上述晶体管组连接，通过栅极连接在上述第一字线；上述第三晶体管，通过源极与上述晶体管组连接，通过漏极连接在上述第二位线，通过栅极连接在上述第一字线；其中，上述第二晶体管和上述第三晶体管为NMOS管。
[0010] 可选地，上述晶体管组包括:第一 PM0S管、第一 NM0S管、第二PM0S管和第二NMOS 管，其中，上述第一 PM0S管，通过源极连接在电源，通过漏极连接在上述第二晶体管的漏极，上述第一 PM0S管的栅极连接至上述第二PM0S管的漏极与上述第二NM0S管的源极交点；上述第一 NM0S管，通过源极连接在上述第二晶体管的漏极，通过漏极接地，上述第一 NM0S管的栅极连接至上述第二PM0S管的漏极与上述第二NM0S管的源极交点；上述第二 PM0S管，通过源极连接在电源，通过漏极连接在上述第三晶体管的源极，上述第二PM0S管的栅极连接至上述第一 PM0S管的漏极与上述第一 NM0S管的源极的交点；上述第二NM0S 管，通过源极连接在上述第二PM0S管的漏极，通过漏极接地，上述第二NM0S管的栅极连接至上述第一 PM0S管的漏极与上述第一 NM0S管的源极的交点；其中，上述第一晶体管，通过栅极连接在上述第一 PM0S管的栅极与上述第一 NM0S管的栅极的交点，且通过栅极连接在上述第二PM0S管的漏极与上述第二NM0S管的源极的交点。
[0011] 可选地，上述晶体管组还包括:第四晶体管，通过源极连接至上述电源，通过漏极连接至上述第一 PM0S管的源极与上述第二PM0S管的源极之间，通过栅极连接至上述第二晶体管的漏极；其中，上述第一 PM0S管和上述第二PM0S管分别通过上述第四晶体管连接至上述电源，上述第四晶体管为PM0S管。
[0012] 可选地，上述第一晶体管为NM0S管。
[0013]根据本发明实施例的一个方面，提供了一种用于SRAM的存储单元的读取方法，包括:用于从上述用于SRAM的存储单元中读出所存储的电平状态，上述方法包括:将上述第三位线预置为第一电平；根据上述第一电平在上述第二字线上加载第二电平；根据上述第二电平判断是否读取上述存储单元中所存储的上述电平状态；若判断出读取上述存储单元中所存储的电平状态，则由上述第三位线读出所存储的上述电平状态。
[0014] 可选地，上述若判断出读取上述存储单元中所存储的电平状态，则由上述第三位线读出所存储的上述电平状态包括:通过导通上述第一晶体管由上述第三位线读出上述存储单元中所存储的上述电平状态。
[0015]根据本发明实施例的一个方面，提供了一种用于SRAM的存储单元的写入方法，包括:用于从上述用于SRAM的存储单元中写入电平状态，上述方法包括:将上述第二位线或上述第一位线预置为第三电平；根据上述第三电平在上述第一字线上加载第四电平；根据上述第四电平判断是否向上述存储单元写入上述电平状态；若判断出向上述存储单元写入上述电平状态，则将上述第二位线的电平状态写入上述存储单元。
[0016] 可选地，上述若判断出向上述存储单元写入上述电平状态，则将上述第二位线的电平状态写入上述存储单元包括:通过上述第四晶体管将上述第二位线的电平状态写入上述存储单元。
[0017]在本发明实施例中，采用将SRAM存储单元中读操作与写操作所使用的线路分离的方式，通过添加第二字线和第三位线，在第二字线与第三位线之间添加第一晶体管，使得在读操作中与写操作所处的线路分离，达到了 SRAM的存储单元中读操作和写操作功能所使用的线路分离的目的，从而实现了提升SRAM稳定性的技术效果，进而解决了现有的SRAM 的存储单元的稳定性的技术问题，进一步地，在本发明实施例中，在写操作中通过在电源处添加第四晶体管，构成了支持反馈电路，改善了写容限。
【附图说明】
[0018]此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0019]图1是根据现有技术的一种6T的SRAM存储单元结构的示意图；
[0020]图2是根据本发明实施例的一种可选的用于SRAM的存储单元的示意图；
[0021]图3是根据本发明实施例的一种可选的用于SRAM的存储单元的写入仿真示意图；
[0022]图4是根据本发明实施例的一种可选的存储单元的读取方法的流程示意图；
[0023]图5是根据本发明实施例的一种可选的存储单元的写入方法的流程示意图。
【具体实施方式】
[0024]下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0025]实施例1
[0026]根据本发明实施例，还提供了一种用于SRAM的存储单元，如图2所示，该存储单元包括:
[0027]I)第一位线202、第二位线204、第三位线206、第一字线208和第二字线210，其中，该第一字线208用于控制向存储单元写入由第一位线202和/或第二位线204所指示的电平状态，该第二字线210用于控制从存储单元读出电平状态，第三位线206用于输出读出的电平状态；
[0028]2)第一晶体管212，通过源极和漏极连接在第三位线206与第二字线210之间，通过栅极连接至第一位线与第二位线之间的晶体管组，晶体管组用于写入第一位线与第二位线所指示的电平状态。
[0029]可选地，在本实施例中，上述存储单元中的第一晶体管212可以包括但不限于:N型金属 _ 氧化物 _ 半导体(NMOS，N-Mental-Oxide-Semiconductor)管。
[0030]应当明确的是，本发明技术方案所要解决的问题之一是提供一种存储单元，以便于提升静态随机存储器(SRAM，Static RAM)稳定性，其中，在存储单元中，通过图2所示的结构为8T容量的存储单元中的第三位线206、第二字线210和第一晶体管212将存储单元中用于实现读功能的线路，从原有读功能与写功能共用同一线路分离出来。
[0031]在本发明实施例中，如图2所示，第三位线206以读位线(RBL，Read Bite Line)为例，第二字线210以读字线(RWL，Read Word Line)为例，第一晶体管212以M7为例进行说明:
[0032]上述读操作可以包括但不限于以下两种可选地实施方式:
[0033]I)读“ I”操作:假定图2中点B存储数据为“ I”，RBL预先充电到“ I”，
[0034]当RWL当前为“O”时，导通M7，通过M7与点B间的线路读取点B上的数据“ I ”，此时RBL保持电压VDD状态，通过与RBL连接的放大器SA对信号的放大读出“I” ；
[0035]2)读“O”操作:假定图2中点B存储数据为“0”，RBL预先充电到“1”，
[0036]当RWL当前为“O”时，导通M7，通过M7与点B间的线路读取点B上的数据“0”，此时RBL放电，通过与RBL连接的放大器SA对信号的放大读出“O”。
[0037]这里在进行读操作时，RWL为“0”表述处于低电平，其中，设定在RWL处于低电平时才能使能读操作，即触发读操作。由于图2中点A存储的数据与图2中点B存储的数据相反，即当点A存1时，点B存0 ;反之当点A存0时，点B存1，故在读取时，当得出点B的数据时，A点存的数据可根据上述方式推导而出，本发明实施例以读取点B数据为例，读取点A的数据亦同，此处不再赘述。
[0038]当然，以上只是一种示例，并不会对本发明构成限定，例如，在上述实施例中，高低电平的表示方法还可以通过其他方式表示，本发明在此不作累述。这并不影响本发明技术方案的实施及其技术效果的实现，本发明对此也不作任何限定。
[0039]作为一种可选的方案，上述的存储单元，还包括:
[0040]1)第二晶体管214,通过源极连接在所述第一位线，通过漏极与所述晶体管组连接，通过栅极连接在所述第一字线；
[0041]2)第三晶体管216,通过源极与所述晶体管组连接，通过漏极连接在所述第二位线，通过栅极连接在所述第一字线；
[0042]可选地，在本实施例中，上述第二晶体管214和第三晶体管216可以包括但不限于:N 型金属-氧化物-半导体(NMOS，N-Mental-〇xide-Semiconductor)管。
[0043]作为一种可选的方案，上述在上述的存储单元，包括:
[0044]1)第一 PM0S管218,通过源极连接在电源，通过漏极连接在第二晶体管的漏极，第一 PM0S管的栅极连接至第二PM0S管的漏极与第二NM0S管的源极交点；
[0045]2)第一 NM0S管220,通过源极连接在第二晶体管的漏极，通过漏极接地，第一 NM0S 管的栅极连接至第二PM0S管的漏极与第二NM0S管的源极交点；
[0046]3)第二PM0S管222,通过源极连接在电源，通过漏极连接在第三晶体管的源极，第二PM0S管的栅极连接至第一 PM0S管的漏极与第一 NM0S管的源极的交点；
[0047]4)第二NM0S管224,通过源极连接在第二PM0S管的漏极，通过漏极接地，第二 NM0S管的栅极连接至第一 PM0S管的漏极与第一 NM0S管的源极的交点；；其中，
[0048]可选地，在本实施例中，上述第一晶体管212,通过栅极连接在第一 PM0S管的栅极与第一 NM0S管的栅极的交点，且通过栅极连接在第二PM0S管的漏极与第二NM0S管的源极的交点。
[0049]作为一种可选的方案，上述晶体管组还包括:
[0050]1)第四晶体管226,通过源极连接至电源，通过漏极连接至第一 PM0S管的源极与第二PM0S管的源极之间，通过栅极连接至第二晶体管的漏极；其中，第一 PM0S管和第二 PM0S管分别通过第四晶体管连接至电源。
[0051]可选地，在本实施例中，上述第四晶体管226可以但不限于:P型金属-氧化物-半导体(PMOS，P-Mental-〇xide-Semiconductor)管。
[0052]在本发明实施例中，如图2所示，第一位线202以写位线(WBL，Write Bite Line) 为例，第二位线204以WBLX为例，第一字线208以写字线(WWL，Write Word Line)为例，第四晶体管226以M8为例，在对图2中B点进行写入操作时，通过导通第三晶体管进行说明， 其中，第三晶体管216以M6为例:
[0053]上述写操作可以包括但不限于以下两种可选地实施方式:
[0054]1)写“1”操作:假定图2中点B当前存储的数据为“0”，WBLX预存“1”，
[0055]当WffL当前为“ I”时，导通M6，通过M6与点B间的线路将WBLX处的“ I”写入点B ；
[0056]2)写“O”操作:假定图2中点B当前存储的数据为“1”，WBLX预存“0”，
[0057]当WffL当前为“ I”时，导通M6，通过M6与图2中点B间的线路将WBLX处的“O”写入点B ;
[0058]这里在进行写操作时，WffL为“ I ”表述处于高电平，其中，设定在WffL处于高电平时才能使能写操作，即触发写操作。由于图2中点A存储的数据与图2中点B存储的数据相反，即当点A存I时，点B存O ;反之当点A存O时，点B存1，故在写操作时，当从WBLX写入O时，WBL写入I ;反之，当从WBLX写入I时，WBL写入O。其中，当WffL处于高电平，从WBLX写入0，WBL写入I时，点A通过第一 PMOS管218 (上拉管，M3)将WBL处的I写入点A，点B通过第二 NMOS管224 (下拉管，M2)将WBLX处的O写入点B。反之，当从WBLX写入1，WBL写入O时，点A通过第一 NMOS管220 (下拉管，Ml)将WBL处的O写入点A，点B通过第二PMOS管222 (上拉管，M4)将WBLX处的I写入点B。
[0059]其中，第四晶体管226中如图2所示的位置，第四晶体管226的源极连接至电源，漏极在第一 PMOS管218与第二 PMOS管222之间，第四晶体管226的栅极连接至第二晶体管214的漏极。如图2所示，第四晶体管为M8，通过添加M8提升了对点A与点B的写入效率。
[0060]具体结合图3所示进行说明，其中，图3中横坐标表示电压，纵坐标表示写容限，单位均为:伏特(V)。可以看出8T的SRAM结构相对于传统结构，写容限明显得到改善。
[0061]当然，以上只是一种示例，并不会对本发明构成限定，例如，在上述实施例中，高低电平的表示方法还可以通过其他方式表示，本发明在此不作累述。本发明提供了一些优选的实施例来进一步对本发明进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本发明，并不构成对本发明不当的限定。
[0062]本发明实施例中当SRAM的存储单元处于待机状态时，第二字线RWL处于低电平，第一字线WffL处于高电平。其中，本发明以第二字线RWL处于低电平，第一字线WffL处于高电平为例进行说明，RWL的待机状态的电平还可以为高电平，WffL的待机状态的电平还可以为低电平，具体以实际实现存储单元的读取方法和存储单元的写入方法为准，不做具体限定。
[0063]实施例2
[0064]根据本发明实施例，提供了一种存储单元的读取方法，用于图2所示的存储单元中，具体如图4所示，该方法包括:
[0065]S402，将第三位线预置为第一电平；
[0066]S404，根据第一电平在第二字线上加载第二电平；
[0067]S406，根据第二电平判断是否读取存储单元中所存储的电平状态；
[0068]S408，若判断出读取存储单元中所存储的电平状态，则由第三位线读出所存储的电平状态。
[0069]可选地，在本实施例中，第一电平为高电平，第二电平为低电平，或者，第一电平为低电平，第二电平为高电平。
[0070]可选地，若判断出读取存储单元中所存储的电平状态，则由第三位线读出所存储的电平状态包括:
[0071]S1，通过导通第一晶体管由第三位线读出存储单元中所存储的电平状态。
[0072]可选地，在本实施例中，上述存储单元的读取操作如下所示:
[0073]如图2所示，通过第三位线206、第二字线210和第一晶体管212将存储单元中用于实现读功能的线路从些功能所处的线路分离出来。在本发明实施例中，第三位线206以读位线(RBL，Read Bite Line)为例，第二字线210以读字线(RWL，Read Word Line)为例， 第一晶体管212以M7为例进行说明:
[0074]上述读操作可以包括但不限于以下两种可选地实施方式:
[0075]1)读“ 1”操作:假定图2中点B存储数据为“ 1”，RBL预先充电到“ 1”，
[0076]当RWL当前为“0”时，导通M7,通过M7与点B间的线路读取点B上的数据“ 1”，此时RBL保持电压VDD状态，通过与RBL连接的放大器SA对信号的放大读出“ 1” ；
[0077]2)读“0”操作:假定图2中点B存储数据为“0”，RBL预先充电到“1”，
[0078]当RWL当前为“0”时，导通M7,通过M7与点B间的线路读取点B上的数据“0”，此时RBL放电，通过与RBL连接的放大器SA对信号的放大读出“0”。
[0079]这里在进行读操作时，RWL为“0”表述处于低电平，其中，设定在RWL处于低电平时才能使能读操作，即触发读操作。由于图2中点A存储的数据与点B存储的数据相反，SP 当点A存1时，点B存0 ;反之当点A存0时，点B存1，故在读取时，当得出点B的数据时， A点存的数据可根据上述方式推导而出，本发明实施例以读取点B数据为例，读取点A的数据亦同，此处不再赘述。
[0080]实施例3
[0081]根据本发明实施例，提供了一种存储单元的写入方法，用于图2所示的存储单元中，具体如图5所示，该方法包括:
[0082]S502,将第二位线或第一位线预置为第三电平；
[0083]S504,根据第三电平在第一字线上加载第四电平；
[0084]S506,根据第四电平判断是否向存储单元写入电平状态；
[0085]S508,若判断出向存储单元写入电平状态，则将第二位线的电平状态写入存储单J L 〇
[0086]可选地，在本实施例中，上述第三电平与上述第四电平的取值可以但不限于为以下至少一种情况:
[0087]1)第三电平为高电平，第四电平为低电平；
[0088]2)第三电平为低电平，第四电平为高电平。
[0089]可选的，在本实施例中，若判断出向存储单元写入电平状态，则将第二位线的电平状态写入存储单元包括:
[0090]S1，通过第四晶体管将第二位线的电平状态写入存储单元。
[0091]可选地，在本实施例中，上述存储单元的写入操作如下所示:
[0092]如图2所示，第一位线202以写位线(WBL，Write Bite Line)为例，第二位线204 以WBLX为例，第一字线208以写字线(WWL，Write Word Line)为例，第四晶体管226以M8 为例，在对B点进行写入操作时，通过导通第三晶体管进行说明，其中，第三晶体管216以M6 为例:
[0093]上述写操作可以包括但不限于以下两种可选地实施方式:
[0094]I)写“I”操作:假定图2中点B当前存储的数据为“0”，WBLX预存“1”，
[0095]当WffL当前为“ I”时，导通M6，通过M6与点B间的线路将WBLX处的“ I”写入点B ；
[0096]2)写“O”操作:假定图2中点B当前存储的数据为“1”，WBLX预存“0”，
[0097]当WffL当前为“ I”时，导通M6，通过M6与点B间的线路将WBLX处的“O”写入点B ；
[0098]这里在进行写操作时，WffL为“ I ”表述处于高电平，其中，设定在WffL处于高电平时才能使能写操作，即触发写操作。由于图2中点A存储的数据与点B存储的数据相反，SP当点A存I时，点B存O ;反之当点A存O时，点B存1，故在写操作时，当从WBLX写入O时，WBL写入I ;反之，当从WBLX写入I时，WBL写入O。其中，当WffL处于高电平，从WBLX写入0，WBL写入I时，点A通过第一 PMOS管218 (上拉管，M3)将WBL处的I写入点A，点B通过第二 NMOS管224 (下拉管，M2)将WBLX处的O写入点B。反之，当从WBLX写入1，WBL写入O时，点A通过第一 NMOS管220 (下拉管，Ml)将WBL处的O写入点A，点B通过第二 PMOS管222 (上拉管，M4)将WBLX处的I写入点B。
[0099]其中，第四晶体管226中如图2所示的位置，第四晶体管226的源极连接至电源，漏极在第一 PMOS管218与第二 PMOS管222之间，第四晶体管226的栅极连接至第二晶体管214的漏极。如图2所示，第四晶体管为M8，通过添加M8可构成支持反馈，提升写入速度，进而改善对点A与点B的写入效率。
[0100]本发明提供了一种优选的实施例来进一步对本发明进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本发明，并不构成对本发明不当的限定。
[0101]从以上的描述中，可以看出，本发明实现了如下技术效果:
[0102]I)通过添加第二字线和第三位线，在第二字线与第三位线之间添加第一晶体管，使得在读操作中与写操作所处的线路分离，达到了 SRAM的存储单元中读操作和写操作功能所使用的线路分离的目的，提升了写容限，改善了读电流，从而实现了提升SRAM稳定性的技术效果，进而解决了现有的SRAM的存储单元的稳定性的技术问题；
[0103]2)通过在电源处添加第四晶体管构成支持反馈，改善在写入操作时的写入效率。
[0104]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种用于SRAM的存储单元，其特征在于，包括:第一位线、第二位线、第三位线、第一字线和第二字线，其中，所述第一字线用于控制向 所述存储单元写入由所述第一位线和/或所述第二位线所指示的电平状态，所述第二字线 用于控制从所述存储单元读出电平状态，所述第三位线用于输出读出的所述电平状态； 第一晶体管，通过源极和漏极连接在所述第三位线与所述第二字线之间，通过栅极连 接至所述第一位线与所述第二位线之间的晶体管组，所述晶体管组用于写入所述第一位线 与所述第二位线所指示的所述电平状态。2.根据权利要求1所述的存储单元，其特征在于，所述存储单元还包括:第二晶体管和 第三晶体管，其中，所述第二晶体管，通过源极连接在所述第一位线，通过漏极与所述晶体管组连接，通过 栅极连接在所述第一字线；所述第三晶体管，通过源极与所述晶体管组连接，通过漏极连接在所述第二位线，通过 栅极连接在所述第一字线；其中，所述第二晶体管和所述第三晶体管为NMOS管。3.根据权利要求2所述的存储单元，其特征在于，所述晶体管组包括:第一 PMOS管、第一 NMOS管、第二PMOS管和第二NMOS管，其中，所述第一 PMOS管，通过源极连接在电源，通过漏极连接在所述第二晶体管的漏极，所 述第一 PMOS管的栅极连接至所述第二PMOS管的漏极与所述第二NMOS管的源极交点；所述第一 NMOS管，通过源极连接在所述第二晶体管的漏极，通过漏极接地，所述第一 NMOS管的栅极连接至所述第二PMOS管的漏极与所述第二NMOS管的源极交点；所述第二PMOS管，通过源极连接在电源，通过漏极连接在所述第三晶体管的源极，所 述第二PMOS管的栅极连接至所述第一 PMOS管的漏极与所述第一 NMOS管的源极的交点； 所述第二NMOS管，通过源极连接在所述第二PMOS管的漏极，通过漏极接地，所述第二 NMOS管的栅极连接至所述第一 PMOS管的漏极与所述第一 NMOS管的源极的交点；其中，所述第一晶体管，通过栅极连接在所述第一 PMOS管的栅极与所述第一 NMOS管的栅极 的交点，且通过栅极连接在所述第二PMOS管的漏极与所述第二NMOS管的源极的交点。4.根据权利要求3所述的存储单元，其特征在于，所述晶体管组还包括:第四晶体管，通过源极连接至所述电源，通过漏极连接至所述第一 PMOS管的源极与所 述第二PMOS管的源极之间，通过栅极连接至所述第二晶体管的漏极；其中，所述第一 PMOS 管和所述第二PMOS管分别通过所述第四晶体管连接至所述电源，所述第四晶体管为PMOS 管。5.根据权利要求1所述的存储单元，其特征在于，所述第一晶体管为NMOS管。6.—种用于SRAM的存储单元的读取方法，其特征在于，用于从如权利要求1至5中任 一项所述的用于SRAM的存储单元中读出所存储的电平状态，所述方法包括:将所述第三位线预置为第一电平；根据所述第一电平在所述第二字线上加载第二电平；根据所述第二电平判断是否读取所述存储单元中所存储的所述电平状态；若判断出读取所述存储单元中所存储的电平状态，则由所述第三位线读出所存储的所 述电平状态。7.根据权利要求6所述的读取方法，其特征在于，所述若判断出读取所述存储单元中所存储的电平状态，则由所述第三位线读出所存储的所述电平状态包括: 通过导通所述第一晶体管由所述第三位线读出所述存储单元中所存储的所述电平状??τ O8.一种用于SRAM的存储单元的写入方法，其特征在于，用于从如权利要求1至5中任一项所述的用于SRAM的存储单元中写入电平状态，所述方法包括: 将所述第二位线或所述第一位线预置为第三电平； 根据所述第三电平在所述第一字线上加载第四电平； 根据所述第四电平判断是否向所述存储单元写入所述电平状态； 若判断出向所述存储单元写入所述电平状态，则将所述第二位线的电平状态写入所述存储单元。9.根据权利要求8所述的写入方法，其特征在于，所述若判断出向所述存储单元写入所述电平状态，则将所述第二位线的电平状态写入所述存储单元包括: 通过所述第四晶体管将所述第二位线的电平状态写入所述存储单元。
【文档编号】G11C11/419GK105989874SQ201510090262
【公开日】2016年10月5日
【申请日】2015年2月27日
【发明人】方伟, 丁艳, 陈双文, 张静, 潘劲东
【申请人】中芯国际集成电路制造(上海)有限公司