专利名称：一种sram型fpga同步开关噪声验证方法
技术领域：
本发明涉及一种SRAM型FPGA同步开关噪声验证方法，属于FPGA的应用验证技术领域。
背景技术：
随着半导体技术的发展，SRAM型FPGA的集成度不断增高。从而，一方面FPGA的I/O端口不断增多且分布更加密集，使得I/O之间更加容易相互干扰；另一方面由于功耗及散热的原因，FPGA的工作电压变低，使得I/O对干扰更加敏感。而当前的高性能FPGA系统设计中，FPGA的I/O在较低的电压条件下，经常有数以百计的I/O在同时并行的发生变换，极容易产生同步开关噪声。因此，同步开关噪声对于系统设计的影响至关重要。
发明内容
本发明的技术解决问题是:克服现有技术的不足，提供了一种SRAM型FPGA同步开
关噪声验证方法。本发明的技术解决方案是:一种SRAM型FPGA同步开关噪声验证方法，包括单个Ι/0-ΒΑΝΚ中最大同步开关数量验证、不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证和同步开关噪声的影响因素验证；所述单个Ι/0-ΒΑΝΚ中最大同步开关数量验证包括如下步骤:(I)选取 SRAM 型 FPGA 的一个 Ι/0-ΒΑΝΚ ；(2)将此Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；(3)将此Ι/0-ΒΑΝΚ内的其它I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响；(4)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大
端口数周期性的逐一变化；(5)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度第一次超过LVTTL协议下最高低电平电压时的同步开关个数；(6)将步骤⑵中的被干扰线配置为静态高电平电压，执行步骤(3) ⑷；(7)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度低于LVTTL协议下最低高电平电压的同步开关个数；(8)将此Ι/0-ΒΑΝΚ内与输出驱动电压管脚相邻的I/O管脚配置为静态低电平电压，作为被干扰线，执行步骤⑶ (5)；(9)将步骤(8)中的被干扰线配置为静态高电平电压，依次执行步骤(3)、步骤(4)及步骤(7)；(10)选择其它的Ι/0-ΒΑΝΚ，重复执行步骤(2) (9)，完成单个Ι/0-ΒΑΝΚ中最大同步开关数量的验证；
所述不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证包括如下步骤:(a)选择 SRAM 型 FPGA 中的一个 Ι/0-ΒΑΝΚ ；(b)将其它各个Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；(c)将所述选择的Ι/0-ΒΑΝΚ内的I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响； (d)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大端口数周期性的逐一变化；(e)使用示波器实时检测被干扰线上的噪声大小，记录各个Ι/0-ΒΑΝΚ内的噪声幅度；(f)将步骤(b)中的被干扰线配置为静态高电平电压，执行步骤(C) (e)；(g)将其它Ι/0-ΒΑΝΚ内与输出驱动电压管脚相邻的管脚配置为静态低电平信号，作为被干扰线，执行(C) (e)(h)将(g)中的被干扰线配置为静态高电平信号，执行(C) (e)；(i)对于剩余的Ι/0-ΒΑΝΚ均重复执行(b) (h)，完成不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响的验证；所述同步开关噪声的影响因素验证包括如下步骤:(aa)在每个Ι/0-ΒΑΝΚ内选择一个I/O管脚，配置为静态低电平电压，作为被干扰线.
(bb)将所有Ι/0-ΒΑΝΚ内的其它管脚配置为LVTTL协议下的同步开关输出，通过内部逻辑控制输出，逐一增加输出翻转的个数；(CC)调整干扰线的输出翻转速率，分别测量同步开关噪声的大小；(dd)调整同步开关的翻转频率，分别在翻转频率为20MHz、40MHz、50MHz、80MHz、IOOMHz的条件下测量同步开关噪声的大小；(ee)调整同步开关的负载电容大小，分别在负载电容为34pf、68pf、90pf、180pf的条件下测量同步开关噪声的大小；(ff)将(aa)中的被干扰线配置为静态高电平电压，执行(bb) (ee)；(gg)改变被干扰线的位置，即被干扰线相对于地或者电源管脚的距离，执行(bb) (ff)，完成同步开关噪声的影响因素的验证。所述同步开关噪声的影响因素包括同步开关的数量、输出翻转速率、输出翻转频率、被干扰线位置以及负载电容大小。所述步骤(3)中设定同步开关的翻转频率为不大于60MHz。本发明与现有技术相比的有益效果是:(I)本发明提供了一个SRAM型FPGA同步开关噪声验证方法，可根据器件应用验证的需要，随时对验证项目或方法进行调整和测试。(2)本发明对于国内不同生产厂不同规格的SRAM型FPGA可以通用，并且对于国外Xilinx公司不同规格的SRAM型FPGA也可以通用，能够方便的对不同生产厂的同步开关噪声状况进行比对测试。
图1为单个Ι/0-ΒΑΝΚ中最大同步开关数量验证方法示意图；图2为不同Ι/0-ΒΑΝΚ间同步开关噪声相互影响的验证方法示意图；图3为同步开关噪声的影响因素验证方法示意图；图4为验证装置示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
进行进一步的详细描述。本发明提出的一种SRAM型FPGA同步开关噪声验证方法基于如下装置进行:如图4所示，SRAM型FPGA同步开关噪声验证装置包括:PC机、FPGA插座、信号输入单元及可调负载电容；PC机:为待验证FPGA提供配置文件并通过JTAG方式配置FPGA ；FPGA插座:为待验证FPGA与验证装置提供接口 ；信号输入单元:为待验证FPGA提供边沿上升/下降时间可调的输入信号；可调负载电容:为待验证FPGA提供大小可调的负载电容。本发明SRAM型FPGA同步开关噪声验证方法，包括单个Ι/0-ΒΑΝΚ中最大同步开关数量验证、不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证和同步开关噪声的影响因素验证。同步开关噪声的影响因素包括同步开关的数量、输出翻转速率、输出翻转频率、被干扰线位置以及负载电容大小.
FPGA芯片有很多I/O端口，为了管理方便，将所有I/O端口分成若干Ι/0-ΒΑΝΚ，每一款FPGA芯片的Ι/0-ΒΑΝΚ在芯片出厂时已经确定。如图1所示,单个Ι/0-ΒΑΝΚ中最大同步开关数量验证包括如下步骤:(I)选取 SRAM 型 FPGA 的一个 Ι/0-ΒΑΝΚ ；(2)将此Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；(3)将此Ι/0-ΒΑΝΚ内的其它I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响；步骤(3)中设定同步开关的翻转频率为不大于60MHz.
(4)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大
端口数周期性的逐一变化；(5)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度第一次超过LVTTL协议下最高低电平电压时的同步开关个数；(6)将步骤⑵中的被干扰线配置为静态高电平电压，执行步骤(3) ⑷；(7)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度低于LVTTL协议下最低高电平电压的同步开关个数；(8)将此Ι/0-ΒΑΝΚ内与输出驱动电压管脚相邻的I/O管脚配置为静态低电平电压，作为被干扰线，执行步骤⑶ (5)；(9)将步骤⑶中的被干扰线配置为静态高电平电压，依次执行步骤(3)、步骤(4)及步骤(7)；
(10)选择其它的Ι/0-ΒΑΝΚ，重复执行步骤⑵ (9)，完成单个Ι/0-ΒΑΝΚ中最大同步开关数量的验证。FPGA的I/O端口可以配置为多种传输协议，以适应不同电压水平的数字信号。LVTTL协议为FPGA的I/O端口协议的一种，最常用，规定了 I/O端口判定数字信号真值(即“O”和“I”)的电压标准，包括最低高电平电压和最高低电平电压。其中，最低高电平电压为判定数字信号为“I”的最低电压要求；最高低电平电压为判定数字信号为“O”的最高电压要求。如图2所示，不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证包括如下步骤:(a)选择 SRAM 型 FPGA 中的一个 Ι/0-ΒΑΝΚ ；(b)将其它各个Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线；(c)将所述选择的Ι/0-ΒΑΝΚ内的I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响；(d)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大同步开关数周期性的逐一变化；(e)使用示波器实时检测被干扰线上的噪声大小，记录各个Ι/0-ΒΑΝΚ内的噪声幅度；(f)将步骤(b)中的被干扰线配置为静态高电平电压，执行步骤(C) (e)；(g)将其它Ι/0-ΒΑΝΚ内与输出驱动电压管脚相邻的管脚配置为静态低电平信号，作为被干扰线，执行(C) (e)(h)将(g)中的被干扰线配置为静态高电平信号，执行(C) (e)；(i)对于剩余的Ι/0-ΒΑΝΚ均重复执行(b) (h)，完成不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响的验证。如图3所示，同步开关噪声的影响因素验证包括如下步骤:(aa)在每个Ι/0-ΒΑΝΚ内选择一个I/O管脚，配置为静态低电平电压，作为被干扰线.
(bb)将所有Ι/0-ΒΑΝΚ内的其它管脚配置为LVTTL协议下的同步开关输出，通过内部逻辑控制输出，逐一增加输出翻转的个数；(CC)调整干扰线的输出翻转速率，分别测量同步开关噪声的大小；(dd)调整同步开关的翻转频率，分别在翻转频率为20MHz、40MHz、50MHz、80MHz、IOOMHz的条件下测量同步开关噪声的大小；(ee)调整同步开关的负载电容大小，分别在负载电容为34pf、68pf、90pf、180pf的条件下测量同步开关噪声的大小；(ff)将(aa)中的被干扰线配置为静态高电平电压，执行(bb) (ee)；(gg)改变被干扰线的位置，即被干扰线相对于地或者电源管脚的距离，执行(bb) (ff)，完成同步开关噪声的影响因素的验证。本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
权利要求
1.一种SRAM型FPGA同步开关噪声验证方法，其特征在于包括单个Ι/0-ΒΑΝΚ中最大同步开关数量验证、不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证和同步开关噪声的影响因素验证； 所述单个Ι/0-ΒΑΝΚ中最大同步开关数量验证包括如下步骤:(1)选取SRAM 型 FPGA 的一个 I/O-BANK ； (2)将此Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线； (3)将此Ι/0-ΒΑΝΚ内的其它I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响； (4)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大端口数周期性的逐一变化； (5)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度第一次超过LVTTL协议下最高低电平电压时的同步开关个数； (6)将步骤(2)中的被干扰线配置为静态高电平电压，执行步骤(3) ⑷； (7)使用示波器实时检测被干扰线上的噪声大小，记录噪声幅度低于LVTTL协议下最低高电平电压的同步开关个数； (8)将此Ι/0-ΒΑΝΚ内与输出驱 动电压管脚相邻的I/O管脚配置为静态低电平电压，作为被干扰线，执行步骤⑶ (5)； (9)将步骤⑶中的被干扰线配置为静态高电平电压，依次执行步骤(3)、步骤(4)及步骤(7)； (10)选择其它的Ι/0-ΒΑΝΚ，重复执行步骤⑵ (9)，完成单个Ι/0-ΒΑΝΚ中最大同步开关数量的验证； 所述不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响验证包括如下步骤:(a)选择SRAM 型 FPGA 中的一个 Ι/0-ΒΑΝΚ ； (b)将其它各个Ι/0-ΒΑΝΚ内与地管脚相邻的一个I/O管脚配置为静态低电平电压，作为被干扰线； (c)将所述选择的Ι/0-ΒΑΝΚ内的I/O端口配置为LVTTL协议下的同步开关输出，设定同步开关的翻转频率以保证相邻的两次翻转之间无相互影响； (d)配置SRAM型FPGA的内部逻辑，使Ι/0-ΒΑΝΚ内I/O端口翻转个数从O到最大端口数周期性的逐一变化； (e)使用示波器实时检测被干扰线上的噪声大小,记录各个Ι/0-ΒΑΝΚ内的噪声幅度； (f)将步骤(b)中的被干扰线配置为静态高电平电压，执行步骤(C) (e)； (g)将其它Ι/0-ΒΑΝΚ内与输出驱动电压管脚相邻的管脚配置为静态低电平信号，作为被干扰线，执行(C) (e) (h)将(g)中的被干扰线配置为静态高电平信号，执行(C) (e)； (i)对于剩余的Ι/0-ΒΑΝΚ均重复执行(b) (h)，完成不同Ι/0-ΒΑΝΚ间同步开关噪声的相互影响的验证； 所述同步开关噪声的影响因素验证包括如下步骤: (aa)在每个Ι/0-ΒΑΝΚ内选择一个I/O管脚，配置为静态低电平电压，作为被干扰线；(bb)将所有Ι/0-ΒΑΝΚ内的其它管脚配置为LVTTL协议下的同步开关输出，通过内部逻辑控制输出，逐一增加输出翻转的个数； (cc)调整干扰线的输出翻转速率，分别测量同步开关噪声的大小； (dd)调整同步开关的翻转频率，分别在翻转频率为20MHz、40MHz、50MHz、80MHz、IOOMHz的条件下测量同步开关噪声的大小； (ee)调整同步开关的负载电容大小，分别在负载电容为34pf、68pf、90pf、180pf的条件下测量同步开关噪声的大小； (ff)将(aa)中的被干扰线配置为静态高电平电压，执行(bb) (ee)； (gg)改变被干扰线的位置，即被干扰线相对于地或者电源管脚的距离，执行(bb) ( )，完成同步开关噪声的影响因素的验证。
2.根据权利要 求1所述的一种SRAM型FPGA同步开关噪声验证方法，其特征在于:所述同步开关噪声的影响因素包括同步开关的数量、输出翻转速率、输出翻转频率、被干扰线位置以及负载电容大小。
3.根据权利要求1所述的一种SRAM型FPGA同步开关噪声验证方法，其特征在于:所述步骤(3)中设定同步开关的翻转频率为不大于60MHz。
全文摘要
一种SRAM型FPGA同步开关噪声验证方法，基于SRAM型FPGA同步开关噪声验证装置实现，该装置包括PC机、FPGA插座、信号输入单元以及可调负载电容；SRAM型FPGA同步开关噪声的验证方法包括单个I/O-BANK中最大同步开关数量、不同I/O-BANK间同步开关噪声的相互影响以及同步开关噪声与I/O端口数量、输出翻转速率、时钟频率、被干扰线位置以及负载电容的关系；验证过程中，通过PC机为待验证FPGA配置不同的测试文件，并在不同时钟频率及负载的条件下，检测待验证FPGA中的敏感信号线上的干扰噪声大小来实现对FPGA器件在同步开关噪声信号完整性方面的验证。
文档编号G01R29/26GK103197159SQ201310078268
公开日2013年7月10日 申请日期2013年3月12日 优先权日2013年3月12日
发明者陈少磊, 高媛, 王文炎, 张磊, 张洪伟, 江理东 申请人:中国空间技术研究院