基于dice结构的静态随机访问存储器的存储单元的制作方法
【技术领域】
[0001]本发明属于集成电路设计与制造技术，涉及静态随机访问存储器，特别是涉及一种基于DICE结构的静态随机访问存储器的存储单元，可应用于军事领域、民用领域以及商用太空领域，尤其适用于高性能高密度抗辐射应用。
【背景技术】
[0002]单粒子翻转是辐射加固的重要参数。一次单粒子翻转或称软错误，是指数据存储位上的一次非破坏性的数据转变。带电粒子(如宇宙射线或捕获质子)射入半导体器件，通过与半导体材料相互作用，很快地损失掉能量。损失的能量使电子从价带跳到导带上去。于是，在导带中有了电子，在价带中留下空穴，形成电子空穴对，引入非平衡载流子。无电场时，非平衡载流子将发生扩散、复合，最后消失。有电场时，非平衡载流子(电子空穴对)将分离被电极收集，形成瞬态电流。瞬态电流会使节点电势变化，引起器件逻辑状态翻转；或者沿着信号传输路径传播，从而干扰电路正常功能。对于CMOS SRAM的存储单元，截止管的漏区反偏PN结的空间电荷区构成器件单粒子翻转灵敏区，其电场足以使电子空穴对分离，并被电极收集。
[0003]现在典型的存储单元具有6T结构。如图1所示，6T SRAM单元包括两个相同的交叉连接的反相器，形成锁存电路，即一个反相器的输出连接至另一个反相器的输入。锁存电路连接于电源和地电位之间。每个反相器均分别包括NMOS下拉晶体管NI或N2和PMOS上拉晶体管Pl或P2。反相器的输出为两个存储节点Q和QB。当存储节点之一被拉低到低电压时，另一个存储节点被拉到高电压，形成互补对。互补位线对BL和BLB分别经由一对传输门晶体管N3和N4连接至存储节点Q和QB。传输门晶体管N3和N4的栅极连接至字线WL0
[0004]假设该存储单元的状态为“1”，即Q为高电压，QB为低电压，Pl和N2管导通，NI和P2管截止，NI和P2管漏区的反偏PN结空间电荷区就是器件的单粒子翻转灵敏区。对于NI管，瞬态电流使漏极(即Q存储点)电压降低，耦合到P2和N2的栅极，使N2管截止、P2管导通，N2管漏极(即QB存储点)电压升高，反馈到P1、N1管的栅极，使Pl管截止，NI管导通，存储单元状态彻底由“I”变为“O”。也就是说在辐射环境下，6T结构存储单元易发生单粒子翻转。使存储内容受到干扰，该错误的值将保持到该存储单元下一次被改写。
[0005]为了解决高能粒子(高能质子、重离子)击中存储节点后，引起存储单元发生的单粒子翻转现象，通常采用工艺加固和电路设计加固两种手段。电路设计加固通常有三种解决方法。方法一是在存储单元的存储节点加电容或电阻延时元件，如图2和图3所示。在带电粒子入射，使NI管漏极电位降到低电压，但Pl管仍然导通时，存储单元状态时不稳定的，存在两个过程的竞争。一方面，电源通过Pl对N2管的栅电容充电，使NI管漏极电压上升，恢复到初始状态；另一方面，NI管漏极电压降低，耦合到另一个反相器栅极，再反馈回来，使得NI管导通，Pl管截止，存储单元状态翻转。通过增加RC延时，瞬态电流使逻辑电路翻转的时间被延迟，进而使得有时间令这个尖峰瞬态电流造成节点电压变化恢复到初始值。这种方法的缺点是芯片上所需的电阻电容值较大，电阻电容面积过大，且写入时间大大增加。方法二是在两个存储节点之间加耦合电容，如图4所示。这种方法的原理是当其中一个节点被高能粒子击中后，产生瞬态电流使得其中一个节点的电压发生跳变，另一个节点的电压受耦合电容的影响也发生同一方向的跳变，从而使存储单元无法发生翻转。这种方法同样受到制造电容的难度和面积限制，以及写入时间的限制。方法三是采用多管单元对存储信息进行冗余保存，如图5所示的12T DICE结构。通过将4个反相器首尾相接，其中存储节点分别与前一级NMOS和后一级的PMOS相连接，使得正反存储数据都被冗余保存，一旦某个存储节点发生单粒子翻转，其连接的节点电压只会影响前一级或者后一级的存储节点，未被影响的那一级对跳变的存储节点的信息进行恢复。该方法的缺点是晶体管个数太多，面积过大。
【发明内容】
[0006]本发明的目的是提出一种基于DICE结构的静态随机访问存储器的存储单元，不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。
[0007]本发明提出的基于DICE结构的静态随机访问存储器的存储单元，基于使用多管单元对存储单元进行冗余保存的思想，将基本存储单元进行冗余备份，实现抗单粒子翻转的目的。同时优化基本单元，减少其晶体管数目，从而减小辐射加固存储单元的面积开销。本发明提出的基于DICE结构的静态随机访问存储器的存储单元如图6所示，包括冗余信息锁存电路和冗余位选择电路；冗余信息锁存电路由4个MOS管首尾相接构成，其漏极对应4个数据存储点XO、Xl、X2、X3 ;冗余位选择电路也由4个MOS管MO、Ml、M2、M3构成，所述MOS管MO、MU M2, M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中两MO、M2的源极连接在一起，接至位线BL ;M1、M3的源极连接在一起，接至位线BLB ；4个MOS管的栅极连接在一起，连接到字线WL。
[0008]本发明通过减少基本存储单元的晶体管数目，并对基本存储单元的存储点进行“双模”后形成互锁设计，实现辐射加固的同时，面积开销小。
【附图说明】
[0009]图1是传统6TSRAM存储单元；
[0010]图2是存储节点加电阻电容的存储单元；
[0011]图3是以mos电容代替电阻电容的存储单元；
[0012]图4是存储节点加耦合电容的存储单元；
[0013]图5是DICE结构存储单元；
[0014]图6是本发明设计电路示意图；
[0015]图7是本发明的第一实施例电路示意图；
[0016]图8是本发明的第二实施例电路示意图。
【具体实施方式】
[0017]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0018]图6为本发明设计电路示意图，图7、图8分别为本发明的两个实施例，以下将结合这两个实施例进行具体描述。
[0019]实施例一
[0020]如图7所示，该实施例包括冗余信息锁存电路和冗余位选择电路。冗余信息锁存电路由NMOS管N0、N1、N2、N3首尾相接构成；N0的栅极与NI的漏极相连，连接到存储点Xl ；NI的栅极与N2的漏极相连，连接到存储点X2 ；N2的栅极与N3的漏极相连，连接到存储点X3 ；N3的栅极与NO的漏极相连，连接到存储点XO ;N0、N1、N2、N3的源极连接在一起，接地。冗余位选择电路由PMOS管P0、P1、P2、P3构成；P0的漏极连接X0，Pl的漏极连接XI，P2的漏极连接X2，P3的漏极连接X3 ；P0和P2的源极连接在一起，连至位线BL ；P1和P3的源极连接在一起，连至位线BLB ;P0、P1、P2、P3的栅极连接在一起，与字线WL相连。
[0021]位线对BL和BLB被预充到高电平，字线WL被拉低，开始读操作，直到字线WL变为高电平，读操作结束；写驱动将BL (或者BLB)拉低到低电平，字线WL置为低电平，开始写“O”(或者写“I”)操作，直到字线WL变为高电平，写操作结束。保持状态时，位线对BL和BLB都是高电平，字线WL也是高电平。该存储单元的高电平是浮空的，本实施例中通过使用不同的阈值，使得PMOS器件的漏电大于NMOS器件的漏电，保证单元的高电平能够维持。由于高电平浮空，该单元的存储状态可被称为弱H和强L。
[0022]电荷收集敏感区是MOS管中PN结反偏导致有强电场的区域，当粒子轰击这些区域时，电离出的电子空穴对在电场作用下被分离，被电极收集，形成瞬时电流。保持状态下，所有PMOS管的漏区以及关断的NMOS管的漏区为电荷收集敏感区。当单粒子打在电荷收集敏感区导致电平翻转时，电平翻转不会传遍4个存储点，造成状态彻底翻转。如图7结构所示，假设存储单元存储高电平，即XO = “弱H”，Xl = “强L”，X2 = “弱H”，X3 = “强L”。下面分情况讨论该单元的抗单粒子翻转特性。
[0023]情况一:粒子轰击到Pl管漏区。Xl存储点产生瞬态电流，导致X2由强L翻转为弱H ;进而打开NO管，使得XO点由弱H下拉为L，导致N3管关断；N3管关断，使得X3点的L电平浮空，变为弱L ;X3点状态没有翻转，因此X2点不受影响。翻转后一段时间，由于NI管不受影响，一直开启，翻转的Xl点恢复到初始状态，即强L ;从而关断NO，使得XO点成为弱Lo