抗故障触发器的制造方法
【技术领域】
[0001]本发明涉及具有对由(例如由于光学攻击导致的)电流注入产生的故障的增强的恢复力的触发器。
【背景技术】
[0002]照射晶体管可以产生引起晶体管传导的载流子。这可以用于向触发器注入故障，例如切换微处理器的SRAM(静态随机访问存储器)中的一个或多个比特。这种光学探针可以用于在安全计算或协议中引入错误，并且可以提供用于攻击安全微控制器的技术。
[0003]为了保护触发器免受光学攻击，已经提出了在软错误恢复中建立的若干冗余触发器结构，例如三重模块冗余(见US7482831)、双互锁存储单元(参见US7661046)) (M.Zhang等人的 “Sequential element design with built in soft error resilience，，，IEEETrans.VLSI Systems，Vol.4，Issue 12，Dec.2006，pages 1368-1378)，并且通过设计主从触发器进行辐射加固(见US7719304)。当前，用一些冗余度来实现服务器的处理器以保证可靠性(D.Krueger等人的“Circuit design for voltage scaling and SER immunity ona quad-core ITANIUM processor，，，in Proc.1SSCC，Feb.2008，pp.94-95)。关键元件的冗余度(例如控制触发器链)对于设计智能和安全的微控制器可能是必要的。
[0004]传统抗攻击冗余触发器具有大面积、高功率开销，并且在每个单独的的触发器中不具备对于光学攻击增强的免疫机制。很难减小与冗余设计相关联的面积负担，原因在于冗余度需要逻辑门的复制，导致不可避免地增加了面积的附加晶体管。
[0005]需要一种具有增强的抗光学攻击的触发器结构，所述触发器结构减小了与现有技术设计相关联的面积和/或功率开销。
【发明内容】
[0006]根据发明的第一方面，提供了一种触发器，包括从属锁存器和主锁存器，从属锁存器和主锁存器的每一个包括交叉耦合的逻辑门对，其中从属锁存器或主锁存器的交叉耦合连接包括布置为减小触发器对于(例如由光学攻击导致的)电流注入的灵敏度的电阻元件。
[0007]主锁存器的交叉耦合逻辑门对可以包括正向反相器和反向反相器，并且从属锁存器的交叉耦合的逻辑门对可以包括正向反相器和反向反相器，其中从属锁存器或主锁存器的交叉耦合的反相器之间的连接包括串联电阻元件。
[0008]作为通过相应交叉耦合的反相器上的光学攻击注入的故障电流的结果，所述电阻元件减小了反相器的输入节点处的电压改变，原因在于由于故障电流流经电阻元件而在所述电阻元件两端形成电压降。从包括不同的逻辑门的锁存器(例如基于“N0R”门或“NAND”的门锁存器)之间的交叉耦合连接中的电阻器获得类似的有益效果。
[0009]从属锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。主锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。从属锁存器和主锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。在一些实施例中，可以通过布置单个的电阻元件来保护触发器的单个节点免受电流注入攻击(例如光学攻击)来实现触发器对电流注入的灵敏度的降低。在其他实施例中，可以通过电阻元件来保护任意节点的子集或全部节点。
[0010]电阻元件可以意味着具有至少I欧、5欧、10欧、25欧、50欧、100欧、500欧、I千欧、5千欧、10千欧、50千欧、100千欧、500千欧或I兆欧的有效阻抗的元件。可以基于对于触发器的面积限制所要求并且进行平衡的免疫级别来选择阻抗值。保护触发器的不同节点的电阻元件可以具有不同的电阻。例如，保护主锁存器的电阻元件(或多个元件)可以具有与保护从属锁存器的电阻元件的不同的阻抗。
[0011]至少一个电阻元件可以包括多晶硅电阻器或压控电阻器。可以用不同的方法来实现保护触发器的不同节点的电阻元件。例如，保护对于主锁存器的正向和/或反向反相器的输入节点的电阻元件(或多个电阻元件)可以包括多晶硅电阻器，并且保护从属锁存器的正向和/或反向反相器的电阻元件(或多个电阻元件)可以包括压控电阻器。可以使用任意合适的电阻元件来保护触发器的任意节点。压控电阻器可以包括NMOS晶体管。
[0012]触发器还可以包括:第一时钟门控晶体管，所述第一时钟门控晶体管与主锁存器的正向交叉耦合的反相器的输入节点连接；以及第二时钟门控晶体管，所述第二时钟门控晶体管与从属锁存器的正向交叉耦合的反相器的输入节点连接，其中所述第一和第二时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。一种时钟门控晶体管的类似布置可以用于对使用其他类型的逻辑门形成的触发器进行同步。
[0013]根据本发明的第二方面，提供了一种包括从属锁存器和主锁存器的触发器，从属锁存器和主锁存器的每一个包括交叉耦合的反相器对，每个交叉耦合的反相器包括正向反相器和反向反相器；第一时钟门控晶体管，所述第一时钟门控晶体管与主锁存器的正向交叉耦合的反相器的输入节点连接；以及第二时钟门控晶体管，所述第二时钟门控晶体管与从属锁存器的正向交叉耦合的反相器的输入节点连接，其中所述第一和第二时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
[0014]以下特征适用于第一方面和第二方面。
[0015]使用主锁存器和从属锁存器的输入节点处的时钟门控晶体管使能具有不包括时钟反相器或时钟缓冲器的单相时钟输入的触发器。触发器不包括以每个时钟周期充电和放电的时钟反相器。对时钟缓冲器和/或时钟反相器的电容充电和放电是触发器的功耗的显著组成部分，并且无论是否切换数据该功耗对于每个时钟周期均发生。在许多应用中，数据触发率非常低，其导致芯片缓冲器/反相器循环消耗消耗由触发器消耗的全部功率的相当大的一部分。
[0016]在一些实施例中，第一时钟门控晶体管是PMOS晶体管，并且第二时钟门控晶体管是NMOS晶体管。这种布置可以适用于时钟上升沿触发的触发器。在时钟下降沿触发的触发器中，第一时钟门控晶体管可以是NMOS晶体管，并且第二时钟门控晶体管可以是PMOS晶体管。
[0017]触发器还可以包括:第三时钟门控晶体管，所述第三时钟门控晶体管与主锁存器的反向交叉耦合的反相器的输入节点连接；以及第四时钟门控晶体管，所述第四时钟门控晶体管与从属锁存器的反向交叉耦合的反相器的输入节点连接，其中所述第一、第二、第三和第四时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
[0018]第三时钟门控晶体管可以是PMOS晶体管，并且第四时钟门控晶体管可以是NMOS晶体管。这种布置可能适合于时钟上升沿触发的触发器。在时钟下降沿中触发的触发器中，第三时钟门控的晶体管可以是NMOS晶体管，并且第四时钟门控的晶体管可以是PMOS晶体管。
[0019]在不具有时钟缓冲器/反相器的时钟门控结构中，仅当触发数据时触发器电路的内部电容才充电和放电，由此减小当不触发数据时通过触发器消耗的电流。
[0020]从属锁存器的正向和反向反相器的至少一个可以经由通过主锁存器的节点处的电压控制的晶体管来与电压源连接。这种布置允许从属锁存器的电压源根据主锁存器的节点电压而浮置。因此，从属锁存器可以配置为减小主锁存器和从属锁存器之间的竞争，其进而使能更小的主锁存器。此外，所述受控的浮置电源电压布置提供了对于由从属锁存器的内部输入节点的电压电平升高所引起的伪触发的附加免疫性，原因在于供应给从属锁存器的反相器的电压不受这些节点控制(但是相反地受主锁存器中的节点控制)。因此，在该特征和用于增加对电流注入的抵抗性的电阻器之间存在增强效应。
[0021]从属锁存器的正向反相器和反向反相器二者