一种大容量静态随机存储器的制造方法
【专利摘要】本实用新型一种大容量静态随机存储器，其由一个全局输入输出模块和多个存储器组自下而上向顺序连接形成；每一个存储器组中译码电路的输入地址连接到相应的地址线上；存储器组由一个脊骨模块以及分别设置在脊骨模块左右两侧的子静态随机存储器模块连接形成；子静态随机存储器模块由自下而上设置的一个本地输入输出模块和多个存储器宏模块连接形成；脊骨模块由一个输入输出数据缓冲、地址缓冲及译码模块，以及均分设置在输入输出数据缓冲、地址缓冲及译码模块上下两侧的若干数据地址横向互联模块连接形成；沿脊骨模块对角线方向自下而上将每一个数据地址横向互联模块中连接输入输出数据的横向金属和纵向金属通过打孔连接起来。
【专利说明】
一种大容量静态随机存储器
技术领域
[0001]本实用新型涉及静态随机存储器领域，具体为一种大容量静态随机存储器。【背景技术】
[0002]在当今的片上系统S0C和微处理器中，静态随机存储器的面积占整个芯片面积的比例非常的大，到2016年，这一比例已经接近90%。对于一些高清视频的应用，通常需要兆比特级的静态随机存储器作为数据缓存。
[0003]传统的静态随机存储器编译器使用全局输入输出电路和多个静态随机存储器宏模块直接用金属线拼接的方式产生大容量的静态随机存储器。由于金属线的时间常数RC与金属线的长度成平方关系，随着静态随机存储器宏模块的容量的增加，用于连接多个静态随机存储器宏模块和全局输入输出电路的金属线会越来越长，金属线的时间常数RC也迅速增加，由金属线的时间常数RC增加所引起的传播延时也迅速增加，这对于要求快速访问延时的应用是不可接受的。【实用新型内容】
[0004]针对现有技术中存在的问题，本实用新型提供一种大容量静态随机存储器，能够避免较长金属线带线来的传播延时，提高了整体静态随机存储器的性能，保证了快速访问的需求。
[0005]本实用新型是通过以下技术方案来实现:
[0006]—种大容量静态随机存储器，由一个全局输入输出模块和多个存储器组自下而上向顺序连接形成；每一个存储器组中译码电路的输入地址连接到相应的地址线上;所述的存储器组由一个脊骨模块以及分别设置在脊骨模块左右两侧的子静态随机存储器模块连接形成;两个子静态随机存储器模块以脊骨模块的几何中心呈中心对称设置;所述的子静态随机存储器模块由自下而上设置的一个本地输入输出模块和多个存储器宏模块连接形成;所述的脊骨模块由一个输入输出数据缓冲、地址缓冲及译码模块，以及均分设置在输入输出数据缓冲、地址缓冲及译码模块上下两侧的若干数据地址横向互联模块连接形成;数据地址横向互联模块的数量等于该大容量随机存储器的位宽;沿脊骨模块对角线方向自下而上将每一个数据地址横向互联模块中连接输入输出数据的横向金属和纵向金属通过打孔连接起来;所述的输入输出数据缓冲、地址缓冲及译码模块由一个地址命令缓冲及译码模块，以及均分设置在地址命令缓冲及译码模块左右两侧的若干输入输出数据缓冲子模块连接形成;输入输出数据缓冲子模块的数量等于该大容量随机存储器的位宽;所述的数据地址横向互联模块由一个地址命令互联子模块，以及均分设置在地址命令互联子模块左右两侧的若干输入输出数据互联子模块连接形成;输入输出数据互联子模块的数量等于该大容量随机存储器的位宽。
[0007]优选的，所述的本地输入输出模块由一个本地地址命令子模块，以及均分设置在本地地址命令子模块左右两侧的若干本地输入输出数据子模块连接形成;本地输入输出数据子模块的数量等于该大容量随机存储器的位宽。
[0008]优选的，所述的输入输出数据互联子模块包括横向均匀设置的一条输入数据线和一条输出数据线，纵向均匀设置的两条输入数据线和两条输出数据线，以及一个输入数据线连接通孔位置标记VIA_(^P—个输出数据线连接通孔位置标记VIA_D。
[0009]优选的，地址命令互联子模块包括横向均匀设置的一条输入数据线和一条输出数据线，以及多条纵向均匀设置的地址命令线。
[0010]优选的，输入输出数据缓冲子模块包括相互独立设置的输入数据缓冲器，输出数据选择器，以及横向均匀设置的多条本地地址命令线;所述的输入数据缓冲器由三个缓冲器组成，第一缓冲器的输入端接输入数据D，输出端接内部输入数据口+預!';第二缓冲器输入端接内部输入数据D_INT，输出端接顶部输入数据0_預1'_1';第三缓冲器输入端接内部输入数据D_INT，输出接底部输入数据D_INT_B;所述的输出数据选择器由二选一选择器，强反相器和弱反相器组成;二选一选择器的两个输入分别接本地输出数据Q_INT0和本地输出数据 Q_INT1，选择控制端接选择器选择信号MUX_SEL，输出端接输出数据Q;强反相器和弱反相器交叉耦合的连接在二选一选择器连接本地输出数据0_1阶1的输入端。
[0011]优选的，所述的本地地址命令线包括选择器选择信号MUX_SEL，本地地址ADD，本地输出使能反0EN，本地时钟信号CLK，本地片使能反CEN和本地写使能反WEN。
[0012]优选的，所述的地址命令缓冲及译码模块包括译码电路，设置在译码电路输入端的全局地址命令输入缓冲器，以及分别设置在译码电路的信号输入端和输出端的本地地址命令缓冲器。
[0013]与现有技术相比，本实用新型具有以下有益的技术效果:[〇〇14]本实用新型通过在数据地址互联时加入了缓冲器，将过长的金属互联线分割成多条较短的金属互联线，从而避免了由于宏模块容量增大而导致的过长金属线引起的数据地址传播延延时的恶化，提高了大容量静态随机存储器的性能。拼接时，将每一个存储器组上中译码电路的输入地址连接到相应的地址线上，从而实现通过全局地址来片选相应存储器组的功能。【附图说明】
[0015]图1为本实用新型实例所述的一种大容量随机存储器的结构组成示意及其形成流程图。
[0016]图2为本实用新型实例所述的一个本地输入输出模块的结构图。
[0017]图3为本实用新型实例所述的一个输入输出数据互联子模块的结构图。[〇〇18]图4为本实用新型实例所述的一个地址命令互联子模块的结构图。
[0019]图5为本实用新型实例所述的一个输入输出数据缓冲子模块的结构图。
[0020]图6为本实用新型实例所述的一个地址命令缓冲及译码模块的结构图。【具体实施方式】
[0021]下面结合具体的实施例对本实用新型做进一步的详细说明，所述是对本实用新型的解释而不是限定。
[0022]本实用新型一种大容量静态随机存储器，如图1所示，其由一个全局输入输出模块113和多个存储器组112自下而上向顺序连接形成;每一个存储器组112中译码电路620的输入地址连接到相应的地址线上。
[0023]其中，存储器组112由一个脊骨模块110以及分别设置在脊骨模块110左右两侧的子静态随机存储器模块103连接形成;两个子静态随机存储器模块103以脊骨模块110的几何中心呈中心对称设置;子静态随机存储器模块103由自下而上设置的一个本地输入输出模块102和多个存储器宏模块101连接形成;脊骨模块110由一个输入输出数据缓冲、地址缓冲及译码模块109,以及均分设置在输入输出数据缓冲、地址缓冲及译码模块109上下两侧的若干数据地址横向互联模块106连接形成;数据地址横向互联模块106的数量等于该大容量随机存储器的位宽;沿脊骨模块110对角线方向自下而上将每一个数据地址横向互联模块106中连接输入输出数据的横向金属和纵向金属通过打孔连接起来;输入输出数据缓冲、 地址缓冲及译码模块109由一个地址命令缓冲及译码模块108,以及均分设置在地址命令缓冲及译码模块108左右两侧的若干输入输出数据缓冲子模块107连接形成;输入输出数据缓冲子模块107的数量等于该大容量随机存储器的位宽;数据地址横向互联模块106由一个地址命令互联子模块105,以及均分设置在地址命令互联子模块105左右两侧的若干输入输出数据互联子模块104连接形成;输入输出数据互联子模块104的数量等于该大容量随机存储器的位宽。[〇〇24]如图2所示，本地输入输出模块102由一个本地地址命令子模块201，以及均分设置在本地地址命令子模块201左右两侧的若干本地输入输出数据子模块200连接形成;本地输入输出数据子模块200的数量等于该大容量随机存储器的位宽。[〇〇25]如图3所示，输入输出数据互联子模块104包括横向均匀设置的一条输入数据线 304和一条输出数据线305,纵向均匀设置的两条输入数据线300、301和两条输出数据线 302、303，以及一个输入数据线连接通孔位置标记VIA_Q和一个输出数据线连接通孔位置标记VIA_D。[〇〇26]如图4所示，地址命令互联子模块105包括横向均匀设置的一条输入数据线304和一条输出数据线305,以及多条纵向均匀设置的地址命令线400-407。[〇〇27]如图5所示，输入输出数据缓冲子模块107包括相互独立设置的输入数据缓冲器 150,输出数据选择器151，以及横向均匀设置的多条本地地址命令线520;输入数据缓冲器 150由三个缓冲器组成，第一缓冲器500的输入端接输入数据D 503，输出端接内部输入数据 D_INT 504;第二缓冲器501输入端接内部输入数据0_1阶504，输出端接顶部输入数据0_ INT_T 505;第三缓冲器502输入端接内部输入数据0_1阶504，输出接底部输入数据D_INT_ B 506;输出数据选择器151由二选一选择器510，强反相器511和弱反相器512组成；二选一选择器510的两个输入分别接本地输出数据Q_INT0513和本地输出数据〇_預!1514,选择控制端接选择器选择信号MUX_SEL 515，输出端接输出数据Q 516;强反相器511和弱反相器 512交叉耦合的连接在二选一选择器510连接本地输出数据Q_INT1 514的输入端。其中，本地地址命令线520包括选择器选择信号MUX_SEL，本地地址ADD，本地输出使能反0EN，本地时钟信号CLK，本地片使能反CEN和本地写使能反WEN。
[0028] 如图6所示，地址命令缓冲及译码模块108包括译码电路620,设置在译码电路620 输入端的全局地址命令输入缓冲器600,以及分别设置在译码电路620的信号输入端和输出端的本地地址命令缓冲器640、660。
[0029]在制作时，本实用新型一种大容量随机存储器的形成步骤，如图1所示，其包括:
[0030]第一步，一个本地输入输出模块102和多个存储器宏模块101自下而上向顺序拼接形成子静态随机存储器模块103;
[0031]第二步，1/2位宽个输入输出数据互联子模块104,一个地址命令互联子模块105， 1/2位宽个输入输出数据互联子模块104,沿横向从左至右顺序拼接形成数据地址横向互联模块106;[〇〇32]第三步，1/2位宽个输入输出数据缓冲子模块107，一个地址命令缓冲及译码模块 108，1/2位宽个输入输出数据缓冲子模块107,沿横向从左至右顺序拼接形成输入输出数据缓冲、地址缓冲及译码模块109;[〇〇33]第四步，1/2位宽个数据地址横向互联模块106,一个输入输出数据缓冲、地址缓冲及译码模块1〇9，1/2位宽个数据地址横向互联模块106自下到上顺序拼接而形成脊骨模块 110。在拼接时，自下而上，对每一个数据地址横向互联模块106中位于脊骨模块110从左下到右上对角线上的通孔位置VIA_D，VIA_Q打孔，并将其余通孔位置关闭，来连接输入输出数据的横向金属和纵向金属;具体的对角线方向如图1中第四步中的虚线位置所示；[〇〇34]第五步，由一个逆时针翻转90度的子静态随机存储器模块103，一个脊骨模块110， 一个顺时针翻转90度的子静态随机存储器模块111沿横向从左至右顺序拼接形成存储器组 112;步骤四中所述的对角线即自下而上由逆时针翻转90度的子静态随机存储器模块103— 侧到顺时针翻转90度的子静态随机存储器模块111的对角线，如图1中第五步中的虚线位置所示；
[0035]第六步，一个全局输入输出模块113和多个存储器组112自下而上向顺序拼接形成一种大容量的静态随机存储器;拼接时，自下而上在每一个存储器组112中相应的位置打孔，如图6所示，将其中译码电路6 20的输入地址S2，S1连接到相应的地址线BA_N_T〈 1 >，BA_T 〈1>，BA_N_T〈2>，BA_T〈2>上，即通过全局地址BA〈2: 1>来片选相应存储器组。如图6所示，具体的打孔方式如下，对于第一个存储器组，对VIA_Sl_BA_N〈l>，VIA_S2_BA_N〈24]^Ld#Sl 和BA_N_T〈 1 >、S2和BA_N_T〈2>连接起来，并将其余孔关闭;对于第二个存储器组，对VIA_S1_ 8八〈1>，￥14_32_84_%2>打孔，将31和84_1'〈1>、32和84_11'〈2>连接起来，并将其余孔关闭； 对于第三个存储器组，对￥14_31_84_%1>，￥14_32_84〈2>打孔，将31和84_11'〈1>、32和8八_丁 〈2>连接起来，并将其余孔关闭；对于第四个存储器组，对VIA_S1_BA〈1 >，VIA_S2_BA〈2>打孔，将S1和BA_T〈1 >、S2和BA_T〈2>连接起来，并将其余孔关闭。
[0036]如图2所示，图2为一个本地输入输出模块实例。其形成方法如下，由1/2位宽个本地输入输出数据子模块200，一个本地地址命令子模块201，1/2位宽个本地输入输出数据子模块200，沿横向从左至右顺序拼接形成本地输入输出模块102。[0〇37]如图3所不，图3为一个输入输出数据互联子模块实例。包括，一条横向的输入数据线304,一条横线的输出数据线305,两条纵向的输入数据线300、301，两条纵向的输出数据线302、303,以及一个位置在〇和〇_預?交汇处的输入数据线连接通孔位置标记VIA_Q和一个位置在0和0_1阶0交汇处的输出数据线连接通孔位置标记VIA_D。在拼接脊骨模块110时， 自下而上，对每一个数据地址横向互联模块106中位于脊骨模块110斜对角线上的通孔位置 VIA_D，VIA_Q打孔，并将其余通孔位置关闭，来连接输入输出数据的横向金属和纵向金属。 [〇〇38]如图4所示，图4为一个地址、命令互联子模块实例。包括，一条横向的输入数据线304，一条横线的输出数据线305，多条纵向的地址、命令线400-407。
[0039]如图5所示，图5为一个输入输出数据缓冲子模块实例。包括，多条横向的本地地址、命令线520,输入数据缓冲器150和输出数据选择器151。本地地址、命令线520包括，本地地址ADD，本地时钟信号CLK，本地写使能反WEN，本地输出使能反0EN，本地片使能反CEN，选择器选择信号MUX_SEL。输入数据缓冲器150由三个缓冲器500-502组成。缓冲器500输入接输入数据D 503，输出接内部输入数据D_INT 504。缓冲器501输入接内部输入数据D_INT 504，输出接顶部输入数据D_INT_T 505。缓冲器502输入接内部输入数据D_INT 504，输出接底部输入数据D_INT_B506。输出数据选择器151由二选一选择器510,和两个交叉耦合的反相器，强反相器511，弱反相器512组成。二选一选择器510的两个输入分别接本地输出数据 0Q_INT0 513、本地输出数据1Q_INT1 514,选择控制端接MUX_SEL 515,输出接输出数据Q 516〇
[0040]如图6所示，图6为一个地址命令缓冲及译码模块实例。包括，全局地址命令输入缓冲器600，译码电路620，本地地址命令缓冲器640、660，以及译码电路输入地址连接通孔标记。译码电路输入地址连接通孔标记包括:位于S1和BA_N〈1>交汇处的VIA_S1_BA_N〈1>，位于 S1 和 BA〈1> 交汇处的 VIA_S1_BA〈1>，位于 S2 和 BA_N〈2> 交汇处的 VIA_S2_BA_N〈2>，位于 S2 和BA〈2>交汇处的VIA_S2_BA〈2>。全局地址命令输入缓冲器600由缓冲器601-610组成。输入为全局地址命令611，包括组地址高位反BA_N〈2>，组地址高位正BA〈2>，组地址次高位反BA_ N〈l>，组地址次高位正BA〈1>，组地址低位正BA〈0>，组地址低时钟信号CLK，本地地址ADD，片选信号CE，写使能反CEN，组地址低位反BA_N〈0>。输出为顶部地址命令612,包括顶部组地址高位反BA_N_T〈2>，顶部组地址高位正BA_T〈2>，顶部组地址次高位反BA_N_T〈1>，顶部组地址次高位正BA_T〈 1>，顶部组地址低位正BA_T〈0>，顶部时钟信号CLK_T，顶部本地地址ADD_ T，顶部片选信号CE_T，顶部写使能反CEN_T，顶部组地址低位反BA_N_T〈0>。[〇〇411译码电路620由两输入与门621，正沿D触发器622，缓冲器623，三输入与门624，正沿D触发器625，三输入与门626，正沿D触发器627组成。两输入与门621的两个输入分别接组地址最高位S2 631，组地址次高位S1 630,输出接正沿D触发器622的数据输入端及三输入与门624、626的一个输入632。正沿D触发器622的数据输入端接632，时钟输入端接顶部时钟信号CLK_T，输出数据接633。缓冲器623的输入接正沿D触发器622的输出633,输出接缓冲器 644、664的输入634。三输入与门624的三个输入分别接两输入与门621的输出端632,顶部组地址低位正BA_T〈0>，顶部片选信号CE_T，输出接正沿D触发器625的输入数据端及缓冲器 643的输入端635。正沿D触发器625的输入数据端接三输入与门624的输出端635,时钟输入端接顶部时钟信号CLK_T，输出数据端接缓冲器642的输入636。三输入与门626的三个输入分别接两输入与门621的输出端632，顶部组地址低位反BA_T_N〈0>，顶部片选信号CE_T，输出接正沿D触发器627的输入数据端及缓冲器663的输入端637。正沿D触发器627的输入数据端接三输入与门626的输出端637，时钟输入端接顶部时钟信号CLK_T，输出数据端接缓冲器 662的输入638。[〇〇42]本地地址命令缓冲器640由缓冲器641-647组成。缓冲器641-647的输入分别接顶部写使能反WEN_T，正沿D触发器625的输出端636，三输入与非门624的输出端635，缓冲器 623的输出端634,顶部时钟信号CLK_T，顶部本地地址信号ADD_T。缓冲器641-647的输出接信号650，包括，左部本地写使能信号反WEN_L，左部本地输出使能信号反0EN_L，左部本地片选信号反CEN_L，左部选择器选择信号反MUX_SEL_L、左部本地时钟信号CLK_L和左部本地地址信号ADD_L。[〇〇43]本地地址命令缓冲器650由缓冲器661-667组成。缓冲器661-667的输入分别接顶部写使能反WEN_T，正沿D触发器627的输出端638,三输入与非门627的输出端637,缓冲器 625的输出端636,顶部时钟信号CLK_T，顶部本地地址信号ADD_T。缓冲器661-667的输出接信号670，包括，右部本地写使能信号反WEN_R，右部本地输出使能信号反0EN_R，右部本地片选信号反CEN_R，右部选择器选择信号反MUX_SEL_R、右部本地时钟信号CLK_R和右部本地地址信号ADD_R。
【主权项】
1.一种大容量静态随机存储器，其特征在于，由一个全局输入输出模块(113)和多个存 储器组(112)自下而上向顺序连接形成;每一个存储器组(112)中译码电路(620)的输入地 址连接到相应的地址线上；所述的存储器组(112)由一个脊骨模块(110)以及分别设置在脊骨模块(110)左右两侧 的子静态随机存储器模块(103)连接形成;两个子静态随机存储器模块(103)以脊骨模块 (110)的几何中心呈中心对称设置；所述的子静态随机存储器模块(103)由自下而上设置的一个本地输入输出模块(102) 和多个存储器宏模块(101)连接形成；所述的脊骨模块(110)由一个输入输出数据缓冲、地址缓冲及译码模块(109)，以及均 分设置在输入输出数据缓冲、地址缓冲及译码模块(109)上下两侧的若干数据地址横向互 联模块(106)连接形成;数据地址横向互联模块(106)的数量等于该大容量随机存储器的位 宽;沿脊骨模块(110)对角线方向自下而上将每一个数据地址横向互联模块(106)中连接输 入输出数据的横向金属和纵向金属通过打孔连接起来；所述的输入输出数据缓冲、地址缓冲及译码模块(109)由一个地址命令缓冲及译码模 块(108)，以及均分设置在地址命令缓冲及译码模块(108)左右两侧的若干输入输出数据缓 冲子模块(107)连接形成;输入输出数据缓冲子模块(107)的数量等于该大容量随机存储器 的位宽；所述的数据地址横向互联模块(106)由一个地址命令互联子模块(105)，以及均分设置 在地址命令互联子模块(105)左右两侧的若干输入输出数据互联子模块(104)连接形成;输 入输出数据互联子模块(104)的数量等于该大容量随机存储器的位宽。2.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，所述的本地输入输 出模块(102)由一个本地地址命令子模块(201 )，以及均分设置在本地地址命令子模块 (201)左右两侧的若干本地输入输出数据子模块(200)连接形成;本地输入输出数据子模块 (200)的数量等于该大容量随机存储器的位宽。3.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，所述的输入输出数 据互联子模块(104)包括横向均匀设置的一条输入数据线(304)和一条输出数据线(305)， 纵向均匀设置的两条输入数据线(300、301)和两条输出数据线(302、303)，以及一个输入数 据线连接通孔位置标记VIA_(^P—个输出数据线连接通孔位置标记VIA_D。4.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，地址命令互联子模 块(105)包括横向均匀设置的一条输入数据线(304)和一条输出数据线(305)，以及多条纵 向均匀设置的地址命令线(400-407)。5.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，输入输出数据缓冲 子模块(107)包括相互独立设置的输入数据缓冲器(150)，输出数据选择器(151)，以及横向 均匀设置的多条本地地址命令线(520);所述的输入数据缓冲器(150)由三个缓冲器组成，第一缓冲器(500)的输入端接输入数 据D (503)，输出端接内部输入数据0_1阶(504);第二缓冲器(501)输入端接内部输入数据0_ INT(504)，输出端接顶部输入数(505);第三缓冲器(502)输入端接内部输入数据 D_INT(504)，输出接底部输入数据D_INT_B(506);所述的输出数据选择器(151)由二选一选择器(510)，强反相器(511)和弱反相器(512)组成;二选一选择器(510)的两个输入分别接本地输出数据Q_INT0(513)和本地输出数据〇_ INT1 (514)，选择控制端接选择器选择信号MUX_SEL (515)，输出端接输出数据Q(516);强反 相器(511)和弱反相器(512)交叉耦合的连接在二选一选择器(510)连接本地输出数据Q_ INTI (514)的输入端。6.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，所述的本地地址命 令线(520)包括选择器选择信号MUX_SEL，本地地址ADD，本地输出使能反OEN，本地时钟信号 CLK，本地片使能反CEN和本地写使能反WEN。7.根据权利要求1所述的一种大容量静态随机存储器，其特征在于，所述的地址命令缓 冲及译码模块(108)包括译码电路(620)，设置在译码电路(620)输入端的全局地址命令输 入缓冲器(600)，以及分别设置在译码电路(620)的信号输入端和输出端的本地地址命令缓 冲器(640、660)。
【文档编号】G11C11/413GK205582490SQ201620302566
【公开日】2016年9月14日
【申请日】2016年4月12日
【发明人】熊保玉, 拜福君
【申请人】西安紫光国芯半导体有限公司