一种存储单元及存储器的制作方法

本申请为申请日为2017年4月28日，申请号为“201710294055.1”，发明名称为“一种存储单元的制造方法、存储单元及存储器”的发明专利申请的分案申请。

本发明涉及一种存储单元的制造方法及存储器，特别是涉及一种具有4f2单元面积的存储单元的制造方法及存储器。

背景技术：

动态随机存储器(英文：dynamicrandomaccessmemory，简称：dram)是一种广泛应用于计算机系统的半导体存储器。dram由多个存储单元构成，每个存储单元通常包括晶体管和电容；晶体管的栅极与字线电连接、源极与位线电连接、漏电极与电容电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容中的数据信息，或者将数据信息写入到电容中。

为了能够在较小面积内制备更多的存储单元，提高dram的集成度，通常需要进行工艺微缩；通过缩小晶体管和/或电容的尺寸，使得存储单元具有更小的面积。目前通常一个存储单元的面积为2f×3f＝6f²，其中f为“特征尺寸”即字线的尺寸。

然而，发明人通过研究发现，在进行工艺微缩时，晶体管和电容的性能随着尺寸的减小也会产生较大的劣化。对于晶体管而言，随着晶体管尺寸的变小，短沟道效应也越来越明显，即晶体管的阈值电压会随着晶体管尺寸的变小而变小，这样较小的字线电压就能够开启晶体管，从而导致读写的错误，严重时短沟道效应还可能导致晶体管的穿通失效。对于电容而言，电容尺寸的缩小使得用于存储的电荷量随之减少，电荷量的减小使得不同数据信息(“0”和“1”)所对应的信号差距变小，这样，当进行数据信息读取时，可能导致数据信息的误读。

因此，如何克服上述工艺微缩引起的器件性能劣化，进而提高dram的集成度，是本领域技术人员亟需解决的技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储单元及存储器，用于解决现有技术中工艺微缩引起器件性能劣化的问题，提高dram的集成度。

为实现上述目的及其他相关目的，本发明提供一种存储单元，所述存储单元包括：一基材；第一字线和第二字线，掩埋于所述基材内；第一功函数墙和第二功函数墙，所述第一功函数墙设置于所述基材上并等电位连接所述第一字线，所述第二功函数墙设置于所述基材上并等电位连接所述第二字线，所述第一功函数墙的长度方向与所述第一字线之间的夹角以及所述第二功函数墙的长度方向与所述第二字线之间的夹角均成大于0度且小于90度的第一角度，所述第一功函数墙的第一部位交叠在所述第一字线上，所述第二功函数墙的第二部位交叠在所述第二字线上，所述第一功函数墙与所述第二功函数墙为对称设置；第一栅介质层和第二栅介质层，所述第一栅介质层形成于所述第一功函数墙的表面，所述第二栅介质层形成于所述第二功函数墙的表面；有源层，沉积于所述基材上，所述有源层包含一形成于所述第一功函数墙和所述第二功函数墙之间并呈谷状凹陷的漏区、一延伸至所述基材上且在所述第一功函数墙的一外侧的第一源区、一延伸至所述基材上且在所述第二功函数墙的一外侧的第二源区，并且所述有源层顺从所述第一功函数墙和所述第二功函数墙的外形轮廓而覆盖于所述第一栅介质层和所述第二栅介质层，以立体膜层覆盖(3dfilmcoating)方式一体连接所述漏区在所述第一源区与所述第二源区之间；第一介质层，覆盖于所述有源层上，所述漏区、所述第一源区与所述第二源区外露于所述第一介质层，所述第一介质层具有一在所述第一功函数墙和所述第二功函数墙之间的电极孔；漏电极，设置于所述电极孔中並并与所述漏区电接触；以及位线，电接触所述漏电极，所述位线与所述有源层的延伸方向成第二角度，所述位线与所述第一字线之间的夹角及与所述第二字线之间的夹角均成第三角度。

优选地，所述基材包含一衬底以及设置在所述衬底上的第二介质层，所述第一字线和第二字线被所述第二介质层相互隔开。

进一步地，所述存储单元更包括第一栅电极和第二栅电极，所述第一栅电极穿过所述第一介质层而设置于所述第一字线上并与所述第一字线部分重合，所述第二栅电极穿过所述第一介质层而设置于所述第二字线上并与所述第二字线部分重合。

优选地，所述存储单元更包括：第一电容沟槽和第二电容沟槽，所述第一电容沟槽设置于所述第一源区上，所述第二电容沟槽设置于所述第二源区上；第一电容下极板和第二电容下极板，所述第一电容下极板与所述第一源区电接触，所述第一电容下极板沿所述第一电容沟槽的内壁向远离所述基材的方向延伸，所述第一电容下极板包括多个阶梯状结构，所述第二电容下极板与所述第二源区电接触，所述第二电容下极板沿所述第二电容沟槽的内壁向远离所述基材的方向延伸，所述第二电容下极板包括多个阶梯状结构；第一电容介质层和第二电容介质层，所述第一电容介质层形成于所述第一电容下极板暴露的表面，所述第二电容介质层形成于所述第二电容下极板暴露的表面；第一电容上极板和第二电容上极板，所述第一电容上极板形成于所述第一电容介质层暴露的表面，所述第二电容上极板形成于所述第二电容介质层暴露的表面；以及与所述第一电容上极板和所述第二电容上极板均电接触的上电极。

进一步地，所述第一电容上极板、第一电容介质层、第一电容下极板构成第一电容，所述第二电容上极板、第二电容介质层、第二电容下极板构成第二电容，所述第一电容和第二电容均为圆柱状电容。

优选地，所述存储单元更包括对应于所述有源层侧边设置的侧墙结构，所述侧墙结构与所述第一介质层构成所述第一电容沟槽与所述第一源区连接的第一延伸孔，以及第二电容沟槽与所述第二源区连接的第二延伸孔。

优选地，所述漏电极包括第一金属层以及沉积在所述第一金属层上的第二金属层，所述第一金属层与所述漏区电接触；其中，所述上电极包括第一电极层，以及沉积在所述第一电极层上的第二电极层，所述第一电极层与第一电容上极板和第二电容上极板均电接触。

进一步地，所述第一字线、所述第二字线、所述位线、所述第一电极层和所述第二金属层的材质包括钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)和掺杂多晶硅的一种或多种的组合；所述第二电极层、所述第一金属层、所述第一栅电极和所述第二栅电极的材质包括氮化钛(tin)、钛硅化物(tisix)、钴硅化物(cosix)和镍硅化物(nisix)的一种或多种的组合；所述第一字线、所述第二字线、所述位线、所述第一金属层、所述第二金属层、所述第一电极层、所述第二电极层、所述第一栅电极和所述第二栅电极的电阻率介于2×10^-8ω·m至1×10²ω·m。

优选地，所述有源层包括硅外延层或多晶硅层，且所述有源层的厚度介于3nm至2000nm之间。

优选地，所述第一功函数墙和所述第二功函数墙的材质包括氮化钛(tin)或掺杂多晶硅，且所述第一功函数墙与所述有源层的第一隆起道区存在功函数差，所述第二功函数墙与所述有源层的第二隆起道区存在功函数差。

优选地，所述第一介质层、所述第二介质层、所述第一栅介质层和所述第二栅介质层的材质包括氮化硅(sin)、氮氧化硅(sion)和氧化硅(sio2)的一种或多种的组合，且具有介于2×10¹¹ω·m至1×10²⁵ω·m之间的电阻率。

优选地，所述第一电容介质层和所述第二电容介质层的材质包括氧化锆(zrox)、氧化铪(hfox)、氧化钛锆(zrtiox)、氧化钌(ruox)、氧化(sbox)和氧化铝(alox)一种或多种的组合，且具有大于10的相对介电常数。

优选地，所述存储单元中重复单元的面积为2倍字线半间距和2倍位线半间距的乘积。

优选地，所述第一功函数墙的长度方向与所述第一字线之间的夹角以及所述第二功函数墙的长度方向与所述第二字线之间的夹角均成大于0度且小于90度的第一角度，所述位线与所述有源层的延伸方向成第二角度，所述位线与所述第一字线之间的夹角及与所述第二字线之间的夹角均成第三角度，其中所述第一角度介于25度至35度之间，所述第二角度介于12度至60度之间，所述第三角度介于28度至90度之间。

优选地，任一的所述第一功函数墙的图形和所述第二功函数墙的图形均包括弧形或矩形。

优选地，所述存储单元更包括：第一电容沟槽和第二电容沟槽，所述第一电容沟槽设置于所述第一源区上，所述第二电容沟槽设置于所述第二源区上；第一电容下极板和第二电容下极板，所述第一电容下极板与所述第一源区电接触，所述第一电容下极板沿所述第一电容沟槽的内壁向远离所述基材的方向延伸，所述第一电容下极板包括多个阶梯状结构，所述第二电容下极板与所述第二源区电接触，所述第二电容下极板沿所述第二电容沟槽的内壁向远离所述基材的方向延伸，所述第二电容下极板包括多个阶梯状结构；第一电容介质层和第二电容介质层，所述第一电容介质层形成于所述第一电容下极板暴露的表面，所述第二电容介质层形成于所述第二电容下极板暴露的表面；第一电容上极板和第二电容上极板，所述第一电容上极板形成于所述第一电容介质层暴露的表面，所述第二电容上极板形成于所述第二电容介质层暴露的表面；以及与所述第一电容上极板和所述第二电容上极板均电接触的上电极。

优选地，所述第一电容上极板、第一电容介质层、第一电容下极板构成第一电容，所述第二电容上极板、第二电容介质层、第二电容下极板构成第二电容，所述第一电容和第二电容为具有延伸根部的不规则柱状电容。

本发明还提供一种存储器，所述存储器至少包括上述方案所描述的存储单元。

如上所述，本发明的存储单元及存储器，具有以下有益效果：本发明的存储单元中晶体管的隆起道区沿着功函数墙的侧面和顶面分布，形成垂直沟道的的晶体管结构，这样即使在横向上沟道尺寸缩小，在垂直方向上依然存在隆起道区，从而抑制短沟道效应，使得晶体管能够在工艺微缩情况下依然具有良好性能；本发明在函数墙的夹合空隙就可以做成漏电极，且电容通过尺寸较小的延伸孔与晶体管电连接，可以大大缩小存储单元的尺寸；而且，本发明的电容采用了阶梯状的沟槽进行制备，且该电容具有双层介质层，有效增大了电容的面积，进而提高了电容量；另外，该存储单元中的重复单元占用面积能够达到4f2，具有很高的集成度。

附图说明

图1显示为本发明实施例提供的一种存储单元制造方法的流程示意图。

图2至图20显示为本发明实施例提供的存储单元的制造方法各步骤的结构示意图。

元件标号说明

11第一光刻图形

12第二光刻图形

13第三光刻图形

14第四光刻图形

100衬底

101第二介质层

102有源层

1021第一隆起道区

1022第二隆起道区

1023漏区

1024第一源区

1025第二源区

103第一介质层

1031电极孔

104、1041、1042、1043第一侧墙

105第二侧墙(侧墙结构)

106漏电极

1061第一金属层

1062第二金属层

107多介质层

1071、1072、1073、1074材料层

110第一栅电极

111第一功函数墙

112第一栅介质层

120第二栅电极

121第二功函数墙

122第二栅介质层

201第一字线

202第二字线

300位线

401第一电容沟槽

4011第一延伸孔

402第二电容沟槽

4021第二延伸孔

410第一电容下极板

411第一电容介质层

412第一电容上极板

420第二电容下极板

421第二电容介质层

422第二电容上极板

500上电极

5001第一电极层

5002第二电极层

s1～s10步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参见图1，为本发明实施例提供的一种存储单元的制造方法的流程示意图，该制造方法包括以下步骤：

步骤s1：提供衬底100，并于所述衬底100上形成被第二介质层101掩埋的第一字线201和第二字线202，其中，所述衬底100级第二介质层101共同组成基材；

步骤s2：基于第一光刻图形11刻蚀所述第二介质层101，使得于所述第一字线201上形成第一栅沟槽以及于所述第二字线202上形成第二栅沟槽，并且使得于所述第一栅沟槽内填充栅金属形成第一栅电极110以及于所述第二栅沟槽内填充栅金属形成第二栅电极120；

步骤s3：基于所述第一光刻图形11，于所述第一栅电极110上形成第一功函数墙111而浮突于所述第二介质层101上，并于所述第一功函数墙111的浮突表面形成第一栅介质层112；于所述第二栅电极120上形成第二功函数墙121而浮突于所述第二介质层101上，并于所述第二功函数墙121的浮突表面形成第二栅介质层122，其中，所述第一功函数墙111的长度方向与所述第一字线201之间的夹角以及所述第二功函数墙121的长度方向与所述第二字线202之间的夹角均成大于0度且小于90度的第一角度，所述第一功函数墙111和第一字线201的交叠部分，与所述第二功函数墙121和第二字线202的交叠部分对称设置；

步骤s4：于所述第二介质层101上沉积有源层102，所述有源层102包括攀爬过所述第一功函数墙111的第一隆起道区1021、攀爬过所述第二功函数墙121的第二隆起道区1022、连接于所述第一隆起道区1021和所述第二隆起道区1022之间并呈谷状凹陷的漏区1023、连接于所述第一隆起道区1021且形成于所述第二介质层101上的第一源区1024、连接于所述第二隆起道区1022且形成于所述第二介质层101上的第二源区1025；

步骤s5：于有源层102表面形成第一介质层103，于所述第一介质层103对应于所述第一源区1024与所述第二源区1025的外侧面、以及所述漏区1023上分别形成对应于所述有源层102侧边与中央的第一材料的第一侧墙104，于对应于所述有源层102侧边的所述第一侧墙104侧面、所述第一介质层103的边缘、以及所述有源层102的边缘形成第二材料的第二侧墙105；

步骤s6：基于第二光刻图形12，刻蚀漏区1023上对应于所述有源层中央的第一侧墙104，形成电极孔1031，并于所述电极孔1031内形成漏电极106；

步骤s7：于所述漏电极106上沉积形成位线300，所述位线300与漏电极106电接触，所述位线300与有源层102的延伸方向成第二角度，所述位线300与所述第一字线201之间的夹角及与所述第二字线202之间的夹角均成第三角度，于位线300的顶部和侧面形成保护层；

步骤s8：依次交替沉积第一材料和第二材料形成具有多层结构的多介质层107，基于第三光刻图形13，自对准选择性刻蚀第一材料和第二材料、对应于所述有源层102侧边的所述第一侧墙104直至暴露所述有源层102，使得于有源层102的第一源区1024上形成包括多个阶梯状结构的第一电容沟槽401，以及于有源层102的第二源区1025上形成包括多个阶梯状结构的第二电容沟槽402；

步骤s9：于第一电容沟槽401内依次形成第一电容下极板410、第一电容介质层411、第一电容上极板412，形成第一电容；于第二电容沟槽402内依次形成第二电容下极板420、第二电容介质层421、第二电容上极板422，形成第二电容；

步骤s10：于第一电容上极板412和第二电容上极板422上形成上电极500。

在步骤s1中，参见图1所示存储单元的制造方法的流程示意图，以及同时参见图2，如图2所示的结构被划分为第一区域和第二区域，需要说明的是，在第一区域可以形成第一存储单元，在第二区域上可以形成第二存储单元，为了清楚描述存储单元边缘的处理工艺，本发明实施例中的图2至图20示出了至少包含2个存储单元的结构示意图；而且，由于存储单元的制造方法和结构一致，为了描述方便，本发明实施例仅以第一区域内的存储单元的制造方法和结构为例进行详细说明。

在本发明实施例中，衬底100可以为硅外延片、绝缘层上硅等硅衬底，也可以为gan等其他半导体材料的衬底，而且所述衬底100可以为本征衬底，或者进行n型掺杂或者p型掺杂的衬底，在本发明实施例中不做限定。在衬底100上形成有第二介质层101，第一字线201和第二字线202被第二介质层101所掩埋，为了形成图2所示的结构，步骤s1可以包括以下步骤：

步骤s11：于所述衬底100表面形成第一材料的第二介质层101。

于衬底100表面形成第一材料的第二介质层101，其中，所述第二介质层101所使用的第一材料可以为sin、sion和sio2材料的一种或多种的组合。在具体实施时，可以通过原子层沉积(英文：atomiclayerdeposition，简称：ald)、物理气相沉积(英文：physicalvapordeposition，简称：pvd)和化学气相沉积(英文：chemicalvapordeposition，简称：cvd)等方法形成所述第二介质层101；而且，在一示例性实施例中，所述第二介质层101的电阻率介于2×10¹¹ω·m(欧姆·米)至1×10²⁵ω·m(欧姆·米)，所述第二介质层101的厚度介于3nm(纳米)至2000nm(纳米)。

步骤s12：于第二介质层101上沉积字线金属层。

同样可以通过ald、pvd或者cvd等方法沉积字线金属层。

步骤s13：刻蚀所述字线金属层，得到第一字线201和第二字线202。

通过具有字线光刻图形的掩膜板定义第一字线201和第二字线202的形状和间距，并刻蚀所述字线金属层，从而得到第一字线201和第二字线202。在本发明实施例中，对所述第一字线201和第二字线202的形状和间距不做限定，所述第一字线201和第二字线202可以为任意形状的字线，例如长条形等，而且所述第一字线201和第二字线202可以存在间距、相互平行。本发明实施例将以图3所示的相互平行的、长条形的第一字线201和第二字线202为例详细介绍存储单元的制造方法。在一示例性实施例中，所述第一字线201和第二字线202可以包括w、ti、ni、al、pt和掺杂多晶硅的一种或多种，且所述第一字线201和第二字线202的电阻率介于2×10^-8ω·m(欧姆·米)至1×10²ω·m(欧姆·米)。

步骤s14：沉积第一材料掩埋第一字线201和第二字线202。

通过步骤s13定义完成第一字线201和第二字线202之后，继续沉积第一材料掩埋第一字线201和第二字线202，形成新的第二介质层101。

在步骤s2中，参见图3为本发明实施例执行步骤s2中所使用的第一光刻图形的示意图，同时参见图4为本发明实施例提供的图3中所示a-a方向的截面结构示意图。如图3所示，该第一光刻图形11定义了多个矩形开口，所述矩形开口的长度方向与第一字线201或第二字线202存在第一角度α，而且，所述矩形开口与第一字线201和第二字线202均部分重合；所述第一光刻图形用于定义后续步骤中的栅电极、功函数墙以及隆起道区的区域和形状。当然，需要说明的是，该第一光刻图形所定义的开口仅是一示例性实施例，在具体实施时，也可以为除矩形之外的其他形状，例如椭圆形、扇环形状等，在本发明实施例中不做限定；在一优选实施例中，所述开口的形状可以为弧形，这样可以定义出弧形的栅电极、功函数墙以及隆起道区，而且只要所述第一光刻图形11所定义的开口与字线存在图3所示的设置方式均应落入本发明的保护范围。

如图4所示，基于第一光刻图形11，刻蚀第二介质层101，于第一字线201上形成第一栅沟槽(图中未标识)，于第二字线202上形成第二栅沟槽(图中未标识)；于第一栅沟槽和第二栅沟槽内均填充栅金属，从而形成第一栅电极110和第二栅电极120，第一栅电极110与第一字线201电接触，第二栅电极120与第二字线202电接触。根据第一光刻图形11所定义的开口，第一栅电极110的长度方向与第一字线201、以及第二栅电极120与第二字线202均成第一角度α，第一栅电极110的部分底面与第一字线201相重合，第二栅电极120的部分底面与第二字线202相重合。优选地，第一栅电极110与第一字线201重合面积与第一栅电极110底面积的比例、以及第二栅电极120与第二字线202重合面积与第二栅电极120底面积的比例均介于35％至99.8％。其中，所述第一栅电极110和第二栅电极120可以使用tin、tisix、cosix和nisix的一种或多种的组合，电阻率介于2×10^-8ω·m至1×10²ω·m之间。

在步骤s3中，同样参见图3和图4，基于第一光刻图形11所定义的开口，于第一栅电极110上形成第一功函数墙111，并于第一功函数墙111表面形成第一栅介质层112；于第二栅电极120上形成第二功函数墙121，并于第二功函数墙121表面形成第二栅介质层122；其中，所述第一功函数墙111的长度方向与第一字线201、以及第二功函数墙121的长度方向与第二字线202均成第一角度α。可选地，本发明实施例中的第一角度α介于25度至35度，这样通过控制第一角度α，可以优化存储单元的排布，使得利用所述存储单元制备存储器时能够达到最优布局，从而提高存储器的集成度。而且，所述第一功函数墙111和第一字线201的交叠部分，与所述第二功函数墙121和第二字线202的交叠部分对称设置，在一示例性实施例中，所述对称设置可以理解为沿器件延伸方向例如图3所示的a-a方向的对称设置。另外，所述第一功函数墙111和第二功函数墙121可以使用tin层或掺杂多晶硅层，通过调控第一功函数墙111和第二功函数墙121与有源层102的功函数差，能够在相应的隆起道区内形成内建电势，例如对于增强型的晶体管而言，可以通过控制功函数差在有源层102内形成耗尽区，进而通过施加栅电压抵消内建电势，控制沟道导通。另外，对于第一栅介质层112以及第二栅介质层122，当所述第一功函数墙111和第二功函数墙121为tin时可以通过沉积的方式在第一功函数墙111和第二功函数墙121的顶面和两个侧面分别形成第一栅介质层112和第二栅介质层122；当所述第一功函数墙111和第二功函数墙121为多晶硅时，可以通过氧化的方式，在第一功函数墙111和第二功函数墙121的顶面和两个侧面分别形成第一栅介质层112和第二栅介质层122；所述第一栅介质层112和第二栅介质层122可以为sin、sion和sio2的一种或多种的组合，且电阻率介于2×10¹¹ω·m(欧姆·米)至1×10²⁵ω·m(欧姆·米)。

在步骤s4中，参见图5，沉积有源层102，于覆盖第一功函数墙111的有源层102形成第一隆起道区1021，于覆盖第二功函数墙121的有源层102形成第二隆起道区1022，于第一功函数墙111和第二功函数墙121之间的有源层102形成漏区1023，于靠近第一功函数墙111的剩余有源层102形成第一源区1024，于靠近第二功函数墙121的剩余有源层102形成第二源区1025。需要说明的是，如图5所示，所述第一隆起道区1021为覆盖在所述第一功函数墙111的两个侧面和顶面的有源层102，所述第二隆起道区1022为覆盖在第一功函数墙111的两个侧面和顶面的有源层102；所述漏区1023为第一功函数墙111和第二功函数墙121之间的有源层102；所述第一源区1024为分布在第一功函数墙111边缘、位于第二介质层101之上的有源层102，所述第二源区1025为分布在第二功函数墙121边缘、位于第二介质层101之上的有源层102。在本发明实施例中，所述有源层102可以为硅外延层或多晶硅层，且所述有源层102可以进行n型或者p型掺杂，在本发明实施例中对掺杂浓度不做限定，本领域技术人员可以根据实际晶体管需求设置相应的掺杂浓度；而且，所述有源层102的厚度介于3nm(纳米)至2000nm(纳米)。

在步骤s5中，于有源层102表面形成第一介质层103，所述第一介质层具有一在所述第一功函数墙和所述第二功函数墙之间的电极孔1031；于第一源区1024对应的第一介质层103侧面、第二源区1025对应的第一介质层103侧面、以及漏区1023对应的第一介质层103侧面形成第一材料的第一侧墙104；于第一侧墙104侧面形成第二材料的第二侧墙105。同样参见图5，如图5所示，于有源层102表面形成第一介质层103，所述第一介质层103可以为sin、sion和sio2的一种或多种的组合，电阻率介于2×10¹¹ω·m(欧姆·米)至1×10²⁵ω·m(欧姆·米)之间，而且所述第一介质层103可以选用与第二侧墙105相同的材料即第二材料。为了形成第一侧墙104和第二侧墙105，在本发明实施例中，步骤s5还可以包括：

步骤s51：基于第四光刻图形，刻蚀边缘的有源层102和第一介质层103。

参见图6，为本发明实施例提供的一种第四光刻图形的结构示意图，同时参见图7，为按照图6所示的光刻图形所形成的存储单元结构的b-b截面示意图。所述第四光刻图形14与第一光刻图形11的排布方向相同，用于在相邻的存储单元之间形成保护侧墙。根据图6所示的第四光刻图形14，刻蚀存储单元边缘的有源层102和第一介质层103，从而形成如图7所示的结构。

步骤s52：沉积第一材料，于第一源区1024对应的第一介质层103侧面、第二源区1025对应的第一介质层103侧面、以及漏区1023对应的第一介质层103侧面形成第一材料的第一侧墙104。

如图8所示，沉积第一材料，这样就在第一源区1024的上方、第一介质层103的侧面形成第一侧墙1041、在第二源区1025的上方、第一介质层103的侧面形成第一侧墙1042、以及在漏区1023的上方、第一介质层103的侧面形成第一侧墙1043，同时在本步骤中，第一侧墙104还覆盖于存储单元边缘的侧面。

步骤s53：基于第四光刻图形14，刻蚀边缘的第一侧墙104。

参见图9，基于第四光刻图形14，刻蚀存储单元边缘的第一侧墙104。

在第一种实施情况下，在执行步骤s53时，可以根据第四光刻图形14进行刻蚀，知道暴露第二介质层101为止。

在第二种实施情况下，还可以基于第四光刻图形14，在刻蚀掉边缘的第一侧墙104之后，继续刻蚀边缘的第二介质层101，使刻蚀后的第二介质层101顶面与未刻蚀的第二介质层101顶面存在间距d，最终形成如图9所示的结构。而且，在具体实施时，所述间距d介于第一功函数墙111高度或第二功函数墙121高度的1％至98％。

步骤s54：沉积第二材料的介质层，于第一侧墙104的侧面形成第二侧墙105，并抛光以暴露第一侧墙104的顶面。

参见图10，于存储单元的表面沉积第二材料的介质层，抛光并暴露第一侧墙104的顶面，这样就在第一侧墙1041和第一侧墙1042的侧面分别形成了第二侧墙105，所述第二侧墙105用于电学绝缘相邻的两个存储单元，防止产生干扰或击穿等。而且，所述第二材料可以为sin、sion和sio2的一种或多种的组合，且电阻率介于2×10¹¹ω·m(欧姆·米)至1×10²⁵ω·m(欧姆·米)，但是在本发明实施例中所述第二材料与第一材料需要不同，并且在刻蚀的时候存在选择性的差异，例如所述第一材料可以为sio2，所述第二材料可以为sin等，当然在具体实施时，可以选择使用不同的第一材料和第二材料的组合，在本发明实施例中不做限定。

在步骤s6中，参见图11，为本发明实施例提供的一种第二光刻图形的示意图，所述第二光刻图形12长度方向上与字线的夹角与第一光刻图形11与字线的夹角一致，所述第二光刻图12形用于定义每个存储单元中共用的漏电极106。如图12所示，基于第二光刻图形12，刻蚀漏区1023上的第一侧墙1043，形成电极孔1031，并于所述电极孔1031内形成漏电极106，本实施例在函数墙的夹合空隙就可以做成漏电极，可以大大缩小存储单元的尺寸；在一示例性实施例中，所述漏电极106可以包括第一金属层1061和第二金属层1062，具体的漏电极106的形成过程可以包括：于电极孔1031内沉积第一金属层1061，然后于第一金属层1061上沉积第二金属层1062并填满所述电极孔1031。在具体实施时，所述第一金属层1061包括tin、tisix、cosix和nisix的一种或多种的组合，所述第二金属层1062包括w、ti、ni、al、pt和掺杂多晶硅的一种或多种的组合，而且所述第一金属层1061和第二金属层1062的电阻率介于2×10^-8ω·m(欧姆·米)至1×10²ω·m(欧姆·米)。

在步骤s7中，参见图13为本发明实施例所形成的位线的结构示意图，同时参见图14，为图13所示结构的沿d-d方向的截面图，在第二光刻图形12所定义的漏电极106上形成位线300，所述位线300与漏电极106电接触。在图13中同时还示出了第四光刻图形14，由于第四光刻图14形用于分隔相邻的存储单元，因此第四光刻图形14沿存储单元中有源层102的延伸方向覆盖相应的存储单元，这样如图13所示，位线300与存储单元的有源层102的延伸方向存在第二角度β；而且，在本发明实施例中第一字线201和第二字线202相互平行，因此位线300与第一字线201和第二字线202分别所成的角度相等，即存在第三角度γ。为了保证多个存储单元的最优分布，可选地，所述第二角度介于12°至60°之间，所述第三角度介于28度至90度。在本发明实施例中，所述位线300包括w、ti、ni、al、pt和掺杂多晶硅的一种或多种的组合，电阻率介于2×10^-8ω·m(欧姆·米)至1×10²ω·m(欧姆·米)。参见图14，通过沉积第一介质层103，于位线300的顶部和侧面形成保护层；当然需要说明的是，作为位线300的保护层可以不选用第一介质层103，还可以为其他任意材质的绝缘材料作为保护层，在本发明实施例中不做限定。

在步骤s8中，参见图15，依次交替沉积第一材料和第二材料形成具有多层结构的多介质层107。在一示例性实施例中，所述多层介质层包括4层材料层，即材料层1071、材料层1072、材料层1073和材料层1074，其中材料层1071与材料层1073为第一材料的材料层，材料层1072与材料层1074为第二材料的材料层。当然，在具体实施时，所述多介质层107可以包括任意多层的材料层，例如6层、8层等，在本发明实施例中不做限定。参见图16，为本发明实施例提供的第三光刻图形的结构示意图，所述第三光刻图形13用于定义第一电容的位置区域以及第二电容的位置区域，而且，通过第三光刻图形13定义第一电容于第一源区1024对应位置上、定义第二电容于第二源区1025对应位置上。参见图17，为图16所示的e-e方向的剖面图，基于第三光刻图形13，自对准选择性刻蚀第一材料和第二材料直至暴露有源层102，这样通过刻蚀掉第三光刻图形13所定义区域的多介质层107、以及第一侧墙1041和第一侧墙1042，于有源层102的第一源区1024上形成第一电容沟槽401，以及于有源层102的第二源区1025上形成第二电容沟槽402，其中，对应于所述有源层侧边设置的第二侧墙105，与所述第一介质层103构成所述第一电容沟槽401与所述第一源区1024连接的第一延伸孔4011，以及第二电容沟槽402与所述第二源区1025连接的第二延伸孔4021；而且，由于第一材料与第二材料在刻蚀的时候具有刻蚀差异，例如第一材料为sio2，第二材料为sin，大部分的第一材料被刻蚀掉，小部分的第二材料被刻蚀掉，形成阶梯状的电容沟槽。本发明实施例通过多介质层107的不同材料层交替设置、以及选择性刻蚀方式能够定义出结构复杂的电容沟槽，为增大电容面积进而增大电容量提供基础，而且由于电容对准定义在第一源区1024和第二源区1025上，也能够进一步减少存储单元的面积，提高集成度。

在步骤s9中，参见图18至图20于第一电容沟槽401内依次形成第一电容下极板410、第一电容介质层411、第一电容上极板412，形成第一电容；于第二电容沟槽402内依次形成第二电容下极板420、第二电容介质层421、第二电容上极板422，形成第二电容。在一示例性实施例中，步骤s9还可以包括：

步骤s91：于第一电容沟槽401内形成第一电容下极板410，于第二电容沟槽402内形成第二电容下极板420，第一电容下极板410与第一电容沟槽401共形，第二电容下极板420与第二电容沟槽402共形。

如图18所示，于第一电容沟槽401内形成第一电容下极板410，所述第一电容下极板410覆盖在第一电容沟槽401的内壁上，形成与第一电容沟槽401共形的第一电容下极板410；于第二电容沟槽402内形成第二电容下极板420，所述第二电容下极板420覆盖在第二电容沟槽402内壁上，形成与第二电容沟槽402共形的第二电容下极板420。在本发明实施例中，所述第一电容下极板410和第二电容下极板420可以选用包括tin、tisix、cosix和nisix的一种或多种的组合。

步骤s92：刻蚀位线300上多介质层107顶部的第二材料，并暴露第一材料。

同样参见图18，基于介质层光刻图形，刻蚀位线300上的多介质层107顶部的材料层1074，以及部分第一电容下极板410和第二电容下极板420，并暴露出材料层1073，其中材料层1074为第二材料的材料层，材料层1073为第一材料的材料层。

步骤s93：蚀去暴露出的第一材料。

如图19所示，蚀去暴露出的所有的第一材料，其中包括材料层1073和材料层1071，这样第一电容下极板410和材料层1072、材料层1074构成制备第一电容的框架结构，同样地，第二电容下极板420和材料层1072、材料层1074构成制备第二电容的框架结构。

步骤s94：于第一电容下极板410的内壁和暴露的外壁形成第一电容下极板410，于第二电容下极板420的内壁和暴露的外壁形成第二电容介质层421。

同样参见图19，于第一电容下极板410的内壁和暴露的外壁形成第一电容介质层411，于第二电容下极板420内壁和暴露的外壁形成第二电容介质层421，由于第一电容下极板410以及第二电容下极板420的内壁和部分的外壁上都分别沉积了第一电容介质层411和第二电容介质层421，这样能够形成三明治结构的电容，进一步增大了电容的有效面积从而增大电容。而且，在本发明实施例中，为了保证高电容，所述第一电容介质层411和第二电容介质层421选用相对介电常数大于10的材料，例如所述第一电容介质层411和第二电容介质层421可以包括zrox、hfox、zrtiox、ruox、sbox和alox一种或多种的组合。

步骤s95：于第一电容下极板410上形成上第一电容上极板412，于第二电容介质层421上形成第二电容上极板422。

如图19所示，继续于在第一电容介质层411上形成第一电容上极板412，于第二电容介质层421上形成第二电容上极板422；这样，第一电容下极板410和第一电容上极板412共同夹住第一电容介质层411，形成三明治结构的第一电容；第二电容下极板420和第二电容上极板422共同夹住第二电容介质层421，形成三明治结构的第二电容。而且，需要说明的是，根据图16的光刻图形所定义的电容形状，在本发明实施例中所述第一电容和第二电容均是圆柱状的电容。

在步骤s10中，同样参见图19，于第一电容上极板412和第二电容上极板422上形成上电极500。在一示例性实施例中，所述上电极500包括第一电极层5001和第二电极层5002。所述上电极500的形成过程可以包括：于存储单元的表面沉积第一电极层5001，且该第一电极层5001填满第一电容沟槽401和第二电容沟槽402；于第一电极层5001上沉积形成第二电极层5002。其中，所述第一电极层5001可以包括w、ti、ni、al、pt和掺杂多晶硅的一种或多种的组合，所述第二电极层5002可以包括tin、tisix、cosix和nisix的一种或多种的组合，而且第一电极层5001和第二电极层5002的电阻率介于2×10^-8ω·m至1×10²ω·m。

参见图20，本发明实施例所提供的存储单元包括两个晶体管和两个电容，其中两个晶体管共用一个漏电极106，在作为存储器中的一个重复模块工作时，一个晶体管和相应的电容可以作为一个重复单元并完成数据的存储和读取的操作。如图20所示，该重复单元占用的面积为2倍字线半间距2hpbl和2倍位线半间距2hpwl的乘积，其中字线半间距和位线半间距可以相等以f作为标记作为最小尺寸，则该重复单元所占用的面积为4f²，由此本发明实施例提供的存储单元能够实现4f²密集排列从而具有很高的集成度。

由上述实施例的描述可见，本发明实施例提供的一种存储单元的制造方法，通过提供衬底100，并于所述衬底100上形成被第二介质层101掩埋的第一字线201和第二字线202；基于第一光刻图形11刻蚀第二介质层101，于第一字线201上形成第一栅沟槽，于第二字线202上第二栅沟槽；于第一栅沟槽和第二栅内填充栅金属形成第一栅电极110，于第二栅沟槽内填充栅金属形成第二栅电极120；基于第一光刻图形11，于第一栅电极110上形成第一功函数墙111，并于第一功函数墙111表面形成第一栅介质层112；于第二栅电极120上形成第二功函数墙121，并于第二功函数墙121表面形成第二栅介质层122；其中，所述第一功函数墙111的长度方向与第一字线201，以及第二功函数墙121的长度方向与第二字线202，均成第一角度；沉积有源层102，于覆盖第一功函数墙111的有源层102形成第一隆起道区1021，于覆盖第二功函数墙121的有源层102形成第二隆起道区1022，于第一功函数墙111和第二功函数墙121之间的有源层102形成漏区1023，于靠近第一功函数墙111的剩余有源层102形成第一源区1024，于靠近第二功函数墙121的剩余有源层102形成第二源区1025；于有源层102表面形成第一介质层103；于第一源区1024对应的第一介质层103侧面、第二源区1025对应的第一介质层103侧面、以及漏区1023对应的第一介质层103侧面形成第一材料的第一侧墙104；于第一侧墙104侧面形成第二材料的第二侧墙105；基于第二光刻图形12，刻蚀漏区1023上的第一侧墙104，形成电极孔1031，并于所述电极孔1031内形成漏电极106；于所述漏电极106上沉积形成位线300，所述位线300与漏电极106电接触，所述位线300与有源层102的延伸方向成第二角度、与第一字线201和第二字线202分别成第三角度；于位线300的顶部和侧面形成保护层；依次交替沉积第一材料和第二材料形成具有多层结构的多介质层107；基于第三光刻图形13，自对准选择性刻蚀第一材料和第二材料直至暴露有源层102，于有源层102的第一源区1024上形成包括多个阶梯状结构的第一电容沟槽401，以及于有源层102的第二源区1025上形成包括多个阶梯状结构的第二电容沟槽402；于第一电容沟槽401内依次形成第一电容下极板410、第一电容介质层411、第一电容上极板412，形成第一电容；于第二电容沟槽402内依次形成第二电容下极板420、第二电容介质层421、第二电容上极板422，形成第二电容；于第一电容上极板412和第二电容上极板422上形成上电极500。该方法制备的存储单元中晶体管的隆起道区沿着功函数墙的侧面和顶面分布，形成垂直沟道的的晶体管结构，这样即使在横向上沟道尺寸缩小，在垂直方向上依然存在隆起道区，从而抑制短沟道效应，使得晶体管能够在工艺微缩情况下依然具有良好性能；而且，与晶体管电连接的电容，采用了阶梯状的沟槽进行制备，且该电容具有双层介质层，有效增大了电容的面积，进而提高了电容量；另外，该存储单元中的重复单元占用面积能够达到4f²，具有很高的集成度。

与本发明实施例提供的一种存储单元的制造方法相对应，本发明实施例还提供了一种存储单元，如图19所示，所述存储单元包括：一基材；第一字线201和第二字线202，掩埋于所述基材内；第一功函数墙111和第二功函数墙121，所述第一功函数墙111设置于所述基材上并等电位连接所述第一字线201，所述第二功函数墙121设置于所述基材上并等电位连接所述第二字线202，所述第一功函数墙111的长度方向与所述第一字线201之间的夹角以及所述第二功函数墙121的长度方向与所述第二字线202之间的夹角均成大于0度且小于90度的第一角度，所述第一功函数墙111的第一部位交叠在所述第一字线201上，所述第二功函数墙121的第二部位交叠在所述第二字线202上，所述第一功函数墙111与所述第二功函数墙121为对称设置；第一栅介质层112和第二栅介质层122，所述第一栅介质层112形成于所述第一功函数墙111的表面，所述第二栅介质层122形成于所述第二功函数墙121的表面；有源层102，沉积于所述基材上，所述有源层102包含一形成于所述第一功函数墙111和所述第二功函数墙121之间并呈谷状凹陷的漏区1023、一延伸至所述基材上且在所述第一功函数墙111的一外侧的第一源区1024、一延伸至所述基材上且在所述第二功函数墙121的一外侧的第二源区1025，并且所述有源层102顺从所述第一功函数墙111和所述第二功函数墙121的外形轮廓而覆盖于所述第一栅介质层112和所述第二栅介质层122，以立体膜层覆盖(3dfilmcoating)方式一体连接所述漏区1023在所述第一源区1024与所述第二源区1025之间；第一介质层103，覆盖于所述有源层102上，所述漏区1023、所述第一源区1024与所述第二源区1025外露于所述第一介质层103，所述第一介质层103具有一在所述第一功函数墙111和所述第二功函数墙121之间的电极孔1031；漏电极106，设置于所述电极孔1031中並并与所述漏区1023电接触；以及位线300，电接触所述漏电极106，所述位线300与所述有源层102的延伸方向成第二角度，所述位线300与所述第一字线201之间的夹角及与所述第二字线202之间的夹角均成第三角度。

所述基材包含一衬底100以及设置在所述衬底100上的第二介质层101，所述第一字线201和第二字线202被所述第二介质层101相互隔开。

所述存储单元更包括第一栅电极110和第二栅电极120，所述第一栅电极110穿过所述第一介质层103而设置于所述第一字线201上并与所述第一字线201部分重合，所述第二栅电极120穿过所述第一介质层103而设置于所述第二字线202上并与所述第二字线202部分重合。

所述存储单元更包括：第一电容沟槽401和第二电容沟槽402，所述第一电容沟槽401设置于所述第一源区1024上，所述第二电容沟槽402设置于所述第二源区1025上；第一电容下极板410和第二电容下极板420，所述第一电容下极板410与所述第一源区1024电接触，所述第一电容下极板410沿所述第一电容沟槽401的内壁向远离所述衬底100的方向延伸，所述第一电容下极板410包括多个阶梯状结构，所述第二电容下极板420与所述第二源区1025电接触，所述第二电容下极板420沿所述第二电容沟槽402的内壁向远离所述衬底100的方向延伸，所述第二电容下极板420包括多个阶梯状结构；第一电容介质层411和第二电容介质层421，所述第一电容介质层411形成于所述第一电容下极板410暴露的表面，所述第二电容介质层421形成于所述第二电容下极板420暴露的表面；第一电容上极板412和第二电容上极板422，所述第一电容上极板412形成于所述第一电容介质层411暴露的表面，所述第二电容上极板422形成于所述第二电容介质层421暴露的表面；以及与所述第一电容上极板412和所述第二电容上极板422均电接触的上电极500。

所述第一电容上极板412、第一电容介质层411、第一电容下极板410构成第一电容，所述第二电容上极板422、第二电容介质层421、第二电容下极板420构成第二电容，所述第一电容和第二电容均为圆柱状电容。

所述存储单元更包括对应于所述有源层102侧边设置的侧墙结构105，所述侧墙结构105与所述第一介质层103构成所述第一电容沟槽401与所述第一源区1024连接的第一延伸孔4011，以及第二电容沟槽402与所述第二源区1025连接的第二延伸孔4021。

所述漏电极106包括第一金属层1061以及沉积在所述第一金属层1061上的第二金属层1062，所述第一金属层1061与所述漏区1023电接触；其中，所述上电极500包括第一电极层5001，以及沉积在所述第一电极层5001上的第二电极层5002，所述第一电极层5001与第一电容上极板412和第二电容上极板422均电接触。

所述第一字线201、所述第二字线202、所述位线300、所述第一电极层5001和所述第二金属层1062的材质包括钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)和掺杂多晶硅的一种或多种的组合；所述第二电极层5002、所述第一金属层1061、所述第一栅电极110和所述第二栅电极120的材质包括氮化钛(tin)、钛硅化物(tisix)、钴硅化物(cosix)和镍硅化物(nisix)的一种或多种的组合；所述第一字线201、所述第二字线202、所述位线300、所述第一金属层1061、所述第二金属层1062、所述第一电极层5001、所述第二电极层5002、所述第一栅电极110和所述第二栅电极120的电阻率介于2×10^-8ω·m至1×10²ω·m。

所述有源层102包括硅外延层或多晶硅层，且所述有源层102的厚度介于3nm至2000nm之间。

所述第一功函数墙111和所述第二功函数墙121的材质包括氮化钛(tin)或掺杂多晶硅，且所述第一功函数墙111与所述有源层102的第一隆起道区1021存在功函数差，所述第二功函数墙121与所述有源层102的第二隆起道区1022存在功函数差。

所述第一介质层103、所述第二介质层101、所述第一栅介质层112和所述第二栅介质层122的材质包括氮化硅(sin)、氮氧化硅(sion)和氧化硅(sio2)的一种或多种的组合，且具有介于2×10¹¹ω·m至1×10²⁵ω·m之间的电阻率。

所述第一电容介质层411和所述第二电容介质层421的材质包括氧化锆(zrox)、氧化铪(hfox)、氧化钛锆(zrtiox)、氧化钌(ruox)、氧化(sbox)和氧化铝(alox)一种或多种的组合，且具有大于10的相对介电常数。

所述存储单元中重复单元的面积为2倍字线半间距和2倍位线300半间距的乘积。

所述第一功函数墙111的长度方向与所述第一字线之间的夹角以及所述第二功函数墙121的长度方向与所述第二字线202之间的夹角均成大于0度且小于90度的第一角度，所述位线300与所述有源层102的延伸方向成第二角度，所述位线300与所述第一字线201之间的夹角及与所述第二字线202之间的夹角均成第三角度，其中所述第一角度介于25度至35度之间，所述第二角度介于12度至60度之间，所述第三角度介于28度至90度之间。

任一的所述第一功函数墙111的图形和所述第二功函数墙121的图形均包括弧形或矩形。

作为示例，所述存储单元更包括：第一电容沟槽401和第二电容沟槽402，所述第一电容沟槽401设置于所述第一源区1024上，所述第二电容沟槽402设置于所述第二源区1025上；第一电容下极板410和第二电容下极板420，所述第一电容下极板410与所述第一源区1024电接触，所述第一电容下极板410沿所述第一电容沟槽401的内壁向远离所述基材的方向延伸，所述第一电容下极板410包括多个阶梯状结构，所述第二电容下极板420与所述第二源区1025电接触，所述第二电容下极板420沿所述第二电容沟槽402的内壁向远离所述基材的方向延伸，所述第二电容下极板420包括多个阶梯状结构；第一电容介质层411和第二电容介质层421，所述第一电容介质层411形成于所述第一电容下极板410暴露的表面，所述第二电容介质层421形成于所述第二电容下极板420暴露的表面；第一电容上极板412和第二电容上极板422，所述第一电容上极板412形成于所述第一电容介质层411暴露的表面，所述第二电容上极板422形成于所述第二电容介质层421暴露的表面；以及与所述第一电容上极板412和所述第二电容上极板422均电接触的上电极500。

优选地，所述第一电容上极板412、第一电容介质层411、第一电容下极板410构成第一电容，所述第二电容上极板422、第二电容介质层421、第二电容下极板420构成第二电容，所述第一电容和第二电容为具有延伸根部的不规则柱状电容。

本发明实施例与上述制造方法实施例相同之处，可参见上述制造方法实施例的描述，在此不再赘述。

本发明实施例还提供了一种存储器，该存储器至少包括上述制造方法和存储单元装置实施例所描述的存储单元。

参见图20，沿字线延伸方向相邻的存储单元中，同一存储单元的第一电容和第二电容，以及另外一个存储单元的第一电容或第二电容，通过三角形上电极500相互连接，构成一个电容组；而且，在存储单元排布上，一存储单元中第一电容和第二电容连线方向，与另外一存储单元中第一电容和上述一存储单元中第二电容连线方向的角度δ介于58度至62度，从而形成三角形的排列方式。当然需要说明的是，上述存储单元的排布方式仅是一示例性实施例，在具体实施时，凡是将相邻存储单元中的电容以角度δ进行排布的方式均应落入本发明的保护范围。

综上所述，本发明提供了一种存储单元及存储器。存储单元中的晶体管采用垂直沟道结构，使得晶体管的隆起道区沿着功函数墙的侧面和顶面分布；存储单元中的电容通过形成阶梯状结构的电容框架，并采用了双面电容的结构，增加电容面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。