一种静态存储电路、静态存储单元及其制作方法
【技术领域】
[0001] 本发明设及半导体领域，特别设及一种静态存储电路、静态存储单元及其制作方 法。
【背景技术】
[0002] 如图IA所不，传统的Fin阳T (Fin Field Effect Transistor,罐式场效应晶体 管）6T(6 Transisto;r，6 个晶体管）SRAM(Static Random Access Memoir,静态随机存取存 储器）包括第一上拉晶体管（Pull up transistor, PU) 101、第一下拉晶体管（Pull down transistor,PD) 102、第一通过栅晶体管（Pass gate transistor,PG) 105、第二上拉晶体管 103、第二下拉晶体管104 W及第二通过栅晶体管106。其中第一通过栅晶体管105的源极 电性连接到位线化度it Line),第二通过栅晶体管106的源极电性连接到互补位巧瓦（即 图IB和图IC中的互补位线BLB)，其中，位线化与互补位线显互补，两个通过栅晶体管的 栅极均电性连接到字线WL (Word Line)。
[0003] 在进行读操作时，字线WL连接高电平，则第一通过栅晶体管105的源极和漏极导 通，并且第二通过栅晶体管106的源极和漏极导通。例如节点11处存储数据"0"，由于第一 上拉晶体管和第一下拉晶体管组成第一反相器，第二上拉晶体管和第二下拉晶体管组成第 二反相器，因此节点12处存储数据"1"，该处"1"使得第一下拉晶体管102的源极和漏极导 通，而第一上拉晶体管101的源极和漏极不导通。将位线化连接高电平"1"，则电荷从位线 化通过第一通过栅晶体管到达节点11 (例如存储有数据"0")，即产生电流Ipe,并且通过第 一下拉晶体管102流向接地点Vss,即产生电流IpD，形成放电，此时位线化高电平变为低电 平，即读取到数据"0"。而对于互补位线瓦，互补位线连接低电平"0"，节点11处存储的数 据"0"使得第二上拉晶体管103的源极和漏极导通，第二下拉晶体管104的源极和漏极不 导通；电压源Vdd的高电平"1"通过第二上拉晶体管W及通过第二通过栅晶体管流向互补 位线而即互补位线一的低电平变为高电平。可见，如果Ipd相对Ip。越大（即與=^越 大），意味着电荷从位线化通过PG到达节点11，并且尽量多地从PD流向接地点Vss,从而 使得在节点11处没有电荷积累，减少对节点的干扰，即获得较好的读噪声容限（read noise margin)。
[0004] 在进行写操作时，例如节点11处存储数据"0"，则节点12处数据为"1"，进行写操 作时，例如需要在节点11处写入"1"，即将节点11的数据"0"变为"1"。位线化连接高电 平"1"，互补位线森连接低电平"0"。字线WL连接高电平，则第二通过栅晶体管106的源 极和漏极导通，产生由节点12流向互补位线盈的电流1' 由于节点11存储数据"0"，则 第二上拉晶体管103的源极和漏极导通，产生由电压源Vdd流向节点12的电流Ip。，I' 比 I?越大，则节点12处的数据"1"越更容易、更快地被拉到"0";节点12处由"1"变为"0"， 则第一上拉晶体管101的源极和漏极导通，Vdd的高电平"I"使得节点11处的数据"0"变 为"1"，从而完成写操作。可见，如果Tpe比IP。越大（即
越大），则可W更快地进 行写操作，获得较好的写容限（write margin)。
[0005] 但是传统的Fin阳T 6T SRAM中，存在e比值或者丫比值较小的情况，从而导致 不能获得较好的读噪声容限或者写容限。
[0006] 图IB是示意性地示出现有技术中的一些Fin阳T 6T SRAM的元件布局图。如图 IB所示，上拉晶体管PU、下拉晶体管PD W及通过栅晶体管PG的罐式结构（Fin)的数量比 为PU:PD:PG= 1:2:2,由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之 比相等，因此0比值可W由PD和PG的Fin的数量来体现，即
，而0比值 为1将造成较差的读噪声容限。运是因为较小的P比值意味着电荷从位线化（例如数据 为"1")通过PG到达节点11 (例如数据为"0")，并不能完全从PD流向接地点Vss,在节点 11处将有电荷积累，造成对节点的干扰。
[0007] 图IC是示意性地示出现有技术中的另一些Fin阳T 6T SRAM的元件布局图。如图 1所示，上拉晶体管PU、下拉晶体管PD W及通过栅晶体管PG的罐式结构（Fin)的数量比为 PU:PD:PG = 1:2:1，
获得较好的读噪声容限，但是该元件布局将产生副作 用。由于通过各个晶体管的电流之比与各个晶体管导通的Fin的数量之比相等，因此丫比 值可W由PG和PU的Fin的数量来体现，即
，而丫比值为1将造成较差的写 容限。运是因为较小的丫比值会使得原先数据是"1"的节点11的位线化电压从"1"到 "0"的过程比较慢。
[0008] 因此，传统的Fin阳T 6T SRAM具有比较差的读噪声容限或者写容限。
【发明内容】
[0009] 本发明需要解决的一个技术问题是：现有技术的FinFET 6T SRAM不能兼顾获得 较好的读噪声容限和写容限。
[0010] 根据本发明的第一方面，提供了一种静态存储电路，包括：上拉晶体管、下拉晶体 管、W及通过栅晶体管，
[0011] 所述通过栅晶体管包括两个W上罐式结构（Fin) W及在所述Fin上对应形成的 栅极，所述栅极包括一个W上连接第一字线的第一栅极和一个W上连接第二字线的第二栅 极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，
[0012] 所述第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作 时连接高电平，使得在读操作时所述下拉晶体管的Fin的数量与所述通过栅晶体管导通 的Fin的数量之比大于等于读噪声容限的设定值，且在写操作时所述通过栅晶体管导通的 Fin的数量与所述上拉晶体管的Fin的数量之比大于等于写容限的设定值。
[0013] 进一步，所述上拉晶体管、下拉晶体管W及通过栅晶体管的各自的Fin的数量之 比为1:2:2。
[0014] 进一步，上拉晶体管的Fin的数量为I个，下拉晶体管的Fin的数量为2个，通过 栅晶体管的Fin的数量为2个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所 述第一字线，形成在另1个Fin上的第二栅极连接所述第二字线；或者，
[0015] 上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为4个，通过栅晶体管 的Fin的数量为4个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字 线，形成在另3个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在 2个Fin上的第一栅极连接所述第一字线，形成在另2个Fin上的第二栅极连接所述第二字 线；或者，
[0016] 上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为6个，通过栅晶体管 的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字 线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在 2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字 线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另 3个Fin上的第二栅极连接所述第二字线。
[0017] 进一步，所述上拉晶体管、下拉晶体管W及通过栅晶体管的各自的Fin的数量之 比为1:3:3。
[0018] 进一步，上拉晶体管的Fin的数量为1个，下拉晶体管的Fin的数量为3个，通过 栅晶体管的Fin的数量为3个，所述通过栅晶体管中形成在1个Fin的第一栅极连接所述 第一字线，形成在另2个Fin上的第二栅极连接所述第二字线；或者
[0019] 上拉晶体管的Fin的数量为2个，下拉晶体管的Fin的数量为6个，通过栅晶体管 的Fin的数量为6个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字 线，形成在另5个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在 2个Fin上的第一栅极连接所述第一字线，形成在另4个Fin上的第二栅极连接所述第二字 线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另 3个Fin上的第二栅极连接所述第二字线；或者
[0020] 上拉晶体管的Fin的数量为3个，下拉晶体管的Fin的数量为9个，通过栅晶体管 的Fin的数量为9个，所述通过栅晶体管中形成在1个Fin上的第一栅极连接所述第一字 线，形成在另8个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在 2个Fin上的第一栅极连接所述第一字线，形成在另7个Fin上的第二栅极连接所述第二字 线；或者，所述通过栅晶体管中形成在3个Fin上的第一栅极连接所述第一字线，形成在另 6个Fin上的第二栅极连接所述第二字线；或者，所述通过栅晶体管中形成在4个Fin上的 第一栅极连接所述第一字线，形成在另5个Fin上的第二栅极连接所述第二字线。
[0021] 进一步，所述读噪声容限的设定值等于1. 2,所述写容限的设定值等于1. 5。
[0022] 进一步，所述上拉晶体管为PMOS场效应晶体管，所述下拉晶体管和所述通过栅晶 体管为NMOS场效应晶体管。
[0023] 根据本发明的第二方面，提供了一种静态存储电路，包括：
[0024] 两组部件，其中每组部件包括上拉晶体管、下拉晶体管W及通过栅晶体管，所述通 过栅晶体管包括两个W上罐式结构（Fin) W及在所述Fin上对应形成的栅极，所述通过栅 晶体管的栅极连接字线，所述通过栅晶体管的源极均连接位线，或者漏极均连接位线；
[00巧]其中，在一组部件中，其下拉晶体管的Fin的数量与其通过栅晶体管导通的Fin的 数量之比大于等于读噪声容限的设定值；其通过栅晶体管导通的Fin的数量与其上拉晶体 管的Fin的数量之比大于等于写容限的设定值。
[00%] 进一步，所述字线为1个，其中每组部件中的上拉晶体管、下拉晶体管W及通过栅 晶体管的各自的Fin的数量之比为1:4:2。
[0027] 进一步，所述字线为2个，包括第一字线和第二字线，其中在每组部件中，所述通 过栅晶体管的栅极包括一个W上连接第一字线的第一栅极和一个W上连接第二字线的第 二栅极，且连接所述第一字线的第一栅极与连接所述第二字线的第二栅极绝缘；其中，所述 第一字线和所述第二字线中的一个字线在读操作时连接低电平、在写操作时连接高电平。
[0028] 进一步，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量 相等；第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量相等；W及 第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量相等。
[0029] 进一步，第一组的上拉晶体管的Fin的数量与第二组的上拉晶体管的Fin的数量 不相等；或者，第一组的下拉晶体管的Fin的数量与第二组的下拉晶体管的Fin的数量不相 等；或者，第一组的通过栅晶体管的Fin的数量与第二组的通过栅晶体管的Fin的数量不相 等。
[0030] 根据本发明的第=方面，提供了一种静态存储单元，包括：衬底W及位于所述衬底 上的静态存储电路。
[0031] 进一步，所述衬底包括第一有源区、第二有源区、第=有源区W及