一种超低写功耗的静态随机存储器的制造方法
【专利摘要】本实用新型涉及一种超低写功耗的静态随机存储器，通过将传统的6管存储单元的访问管由NMOS晶体管改为PMOS晶体管，并将原来的NMOS下拉管源端所接的地端改为由写字线反WWL_N控制的NMOS电流源的虚地端，将传统的6管存储单元改造成电压型灵敏放大器；并在写数据通路中加入灵敏放大器作为写数据缓存。本实用新型节省了写操作所消耗的位线翻转功耗，与传统的位线全摆幅写操作相比，单次写操作所消耗的位线翻转功耗下降了4.2倍。
【专利说明】
一种超低写功耗的静态随机存储器
技术领域
[0001]本实用新型涉及静态随机存储器设计领域，特别涉及一种超低写功耗的静态随机存储器。
【背景技术】
[0002]静态随机存储器作为集成电路中的重要的存储元件，由于其高性能，高可靠性，低功耗等优点被广泛的应用于高性能计算器系统(CPU)，片上系统(SOC)，手持设备等计算领域。根据国际半导体技术蓝图1TRS的估计，到2016年，嵌入式的静态随机存储器面积占到整个计算器系统(CPU)，片上系统(SOC)面积的90%。其消耗的功耗占到片上整个计算器系统(CPU)，片上系统(SOC)的40 %，其中动态功耗占到大约14 %。对于静态随机存储器的写操作，通常位线需要全摆幅操作，相比于读操作时位线只需要放电很小的电压差，由灵敏放大器小电压差放大至全摆幅而言，写操作消耗的功耗更大。
[0003]如说明书附图2，图2为传统的静态随机存储器写数据通路电路设计原理图。该写数据通路包括多个6管存储单元，位线预充电与均衡器，写驱动器。
[0004]多个6管存储单元共用位线BL和位线反BL_N。假设位线BL和位线反BL_rO:的负载电容分别为CBL和CBL_N。
[0005]多个6管存储单元通过位线BL和位线反BL_N连接位线预充电与均衡器，写驱动器；
[0006]位线预充电、均衡器由2个预充电PMOS晶体管P0、P1和一个均衡PMOS晶体管P2组成。位线BL连接PO的漏端和P2的源端。位线反BL_N连接Pl的漏端和P2的漏端。位线预充电反信号PRE_N连接P0-P2的栅端。电源电压VCC连接PO、PI的源端。
[0007]写驱动器由反相器10，三态反相器11、12组成。写驱动器的输入连接写数据D，输出连接位线BL和位线反BL_N。
[0008]现结合图3，传统的静态随机存储器写数据通路的波形图来说明该电路的工作原理。
[0009]在保持模式时，写使能信号WE为低，写驱动器关闭。位线预充电信号PRE_N为低，位线预充电、均衡器中3个PMOS晶体管都处于导通状态，位线BL和位线反此__皮预充到电源电JiVCCo
[0010]所有的字线信号WL为低，因此所有的6管存储单元的处于保持数据状态。
[0011 ]在写操作时，首先，位线预充电反信号PRE_N拉高，位线预充电与均衡器中3个PMOS晶体管P0-P2关断，位线BL和位线反BL_N浮空。然后，写使能信号WE为高，写驱动器打开，写驱动器将写数据D驱动至位线BL和位线反BL_N。位线BL和位线反BL_N中的其中一条保持在预充电电平VCC，另一条被从VCC放电到地VSS，这一过程由于不从电源VCC抽取电流，消耗的能量为O。然后，被选中的6管存储单元字线WL拉高，写驱动器通过驱动位线BL和位线反BL_N将选中的6管存储单元中存储的数据改写。当被选中的6管存储单元中存储的数据改写完成时，字线WL拉低，被选中的6管存储保持其被改写的数据。然后写使能信号拉低，写驱动器关闭，位线BL和位线反BL_N浮空。然后，位线预充电反信号PRE_N拉低，位线预充电、均衡器中的3个PMOS晶体管导通，位线BL和位线反BL_N中之前为电源电压VCC的一条位线保持在VCC，之前为地VSS的一条位线被充电至VCC。这一过程从电源VCC抽取电流，消耗的能量为CBL.VCC.VCC,BPCBL.VCC2。后综上所述，对于每一次写操作，包括写操作时写驱动器驱动位线BL和位线反BL_N，和写操作完成时位线预充电、均衡器对位线BL和位线反BL_N的均衡和预充电操作，对每一对位线BL和位线反BL_N来说，其消耗的翻转功耗为，写操作时的消耗的能量加上位线预充电、均衡操作时消耗的能量，即0+CBL.VCC2，为CBL.VCC2。
【发明内容】
[0012]为了降低写操作消耗，本实用新型提供一种超低写功耗的静态随机存储器。
[0013]本实用新型的技术解决方案如下:
[0014]本实用新型的超低写功耗的静态随机存储器，包括控制电路与预译码器101、位线预充电与均衡器、写驱动器102、字线译码器与驱动器103及存储阵列105，所述存储阵列105包括多行6管存储单元，其特殊之处在于:
[0015]每个6管存储单元的两个访问管为PMOS晶体管，每个6管存储单元的两个NMOS下拉管源端与由写字线反WWL_N控制的NMOS电流源104的虚地端连接，每行6管存储单元共享一个NMOS电流源104;
[0016]所述静态随机存储器还包括灵敏放大器，所述写驱动器102通过灵敏放大器和位线预充电与均衡器连接，所述灵敏放大器用于将写数据写入并缓存，再通过灵敏放大器对位线进行放电，从而将全摆幅的写数据转换成位线上的小信号电压差并传送到被选中的6管存储单元的存储节点上。
[0017]上述灵敏放大器包括PMOS晶体管P3、PM0S晶体管P4、交叉耦合反相器、NMOS晶体管N30、输出反相器13、输出反相器14及灵敏放大器预充电与均衡器；
[0018]PMOS晶体管P3及PMOS晶体管P4的栅端接读写使能反RWE_N，所述PMOS晶体管P3的源端、漏端分别接位线BL和放大线SL，所述PMOS晶体管P4的源端、漏端分别接位线反1_~和放大线反SL_N;
[0019]所述交叉耦合反相器由下拉NMOS晶体管N31、下拉NMOS晶体管N32和上拉PMOS晶体管P31、上拉PMOS晶体管P32组成，其中下拉匪OS晶体管N31及下拉NMOS晶体管N32的源端接虚地，上拉PMOS晶体管P31、上拉PMOS晶体管P32的源端接电源电压VCC，下拉NMOS晶体管N31的漏端及栅端分别对应与上拉PMOS晶体管P31的漏端及栅端连接，下拉NMOS晶体管N32的漏端及栅端分别对应与上拉PMOS晶体管P32的漏端及栅端连接，下拉匪OS晶体管N31的漏端与上拉PMOS晶体管P31的漏端之间具有数据节点C，下拉NMOS晶体管N31的栅端与上拉PMOS晶体管P31的栅端之间具有数据节点D，下拉NMOS晶体管N32的栅端与上拉PMOS晶体管P32的栅端之间具有数据节点C，下拉匪OS晶体管N32的漏端与上拉PMOS晶体管P32的漏端之间具有数据节点V，数据节点C与数据节点C'连接，数据节点D与数据节点D'连接；
[0020]所述数据节点C及输出反相器13的输入端与放大线SL_连接，输出反相器13的输出端接读数据反Q_N;所述数据节点D'及输出反相器14的输入端与放大线反SL_N连接，所述输出反相器14的输出端接读数据Q;
[0021]所述匪OS晶体管N30的栅端接灵敏放大器使能SAE，匪OS晶体管N30的源端接虚地Virtual_VSS<ff> ； NMOS晶体管N30的漏端接地；
[0022]所述灵敏放大器预充电与均衡器包括三个PMOS晶体管，三个PMOS晶体管的栅端共结点，其中两个PMOS晶体管的源端连接电源VCC，漏端分别连接一条放大线；另外一个PMOS晶体管的漏端和源端连接在两条放大线之间。
[0023]上述匪OS电流源104由NMOS晶体管NlO组成，NMOS晶体管NlO的漏端接一行6管存储单元的虚地端，栅端接写字线反WWL_N，，源端接地VSS。
[0024]上述控制电路与译码器101通过多条行预译码YPD和一条本地写使能反信号LWEN连接字线译码器与驱动器103、通过位线预充电反BL_PRE_N与位线预充电及均衡器连接、通过读写使能反RE_N与灵敏放大器PMOS晶体管P3及灵敏放大器PMOS晶体管P4连接、通过灵敏放大器预充电反SA_PRE_rO^灵敏放大器预充电与均衡器的三个PMOS晶体管的栅端连接、通过灵敏放大器使能SAE与NMOS晶体管N30的栅端连接、通过写使能WE连接写驱动器102;所述字线译码器与驱动器103通过多条字线信号反乳_~与6管存储单元的第一访问PMOS晶体管及第二访问PMOS晶体管的栅端连接，每条字线信号反WL_N对应连接一个6管存储单元;所述字线译码器与驱动器103还通过多条写字线反信号WWL_r^i接多个NMOS电流源104;每条写字线反信号WWL_N对应连接一个NMOS电流源104。
[0025]基于权利要求上述的超低写功耗的静态随机存储器写操作的控制方法，其特殊之处在于:
[0026]在保持模式时的控制方法是:
[0027]写使能信号WE为低，写驱动器关闭；
[0028]同时，线预充电信号BL_PRE_N为低，位线预充电、均衡器中3个PMOS晶体管都处于导通状态，位线BL和位线反BL_N被预充到电源电压VCC;
[0029]同时，所有的字线反WL_N为高，所有6管存储单元中访问PMOS晶体管关断；
[0030]同时，所有的写字线反WWL_N为高，所有的共享NMOS电流源打开，所有的虚地Virtual_VSS为低，因此所有的6管存储单元的处于保持数据状态；
[0031 ]同时，读写使能反RWE_N为高，灵敏放大器输入开关PMOS晶体管P3、P4关断，位线BL、位线反BL_r#P放大线SL、放大线反SL_r^^隔离；
[0032]同时，灵敏放大器使能SAE为低，NMOS电流开关N30关断；
[0033]同时，放大线SL/SL_r^充电反SA_PRE_N为低，灵敏放大器放大线预充电与均衡PMOS晶体管P5-P7导通，放大线SL、放大线反SL_r^^持在电源电压VCC，同时虚地Virtual_VSS〈W>保持在VCC-Vtn，Vtn为灵敏放大器下拉NMOS晶体管N31、NM0S晶体管N32的阈值电压；
[0034]写数据时的控制方法是:
[0035]I)灵敏放大器放大线预充电反SA_PRE_N拉高，灵敏放大器放大线预充电与均衡的3个PMOS晶体管关断，放大线SL和位线反SL_N浮空；
[0036]2)写使能信号WE为高，写驱动器打开，写驱动器将写数据D驱动至放大线SL和放大线反SL_N，放大线SL和放大线反SL_N中的其中一条保持在预充电电平VCC，另一条被从VCC放电到地VSS;
[0037]3)写使能信号WE拉低，写驱动器关闭；同时，灵敏放大器使能SAE为高，NMOS电流开关N30打开，虚地Virtual_VSS〈W>被拉到地VSS;由灵敏放大器下拉匪OS晶体管N31，上拉PMOS晶体管P31、上拉PMOS晶体管P31P32组成的交叉耦合反向形成正反馈，将有写驱动器写入的写数据D保存在放大线SL和放大线反SL_N上；
[0038]4)被选中的6管存储单元写字线反WWL_N拉低，NMOS电流源关断，虚地Virtual_VSS浮空；字线反WL_N拉低，两个访问PMOS晶体管打开，存储单元数据BIT和BITB被位线BL和位线反BL_N?充到电源电压VCC;
[0039]5)位线预充电反BL_PRE_N拉高，位线预充电与均衡器中3个PMOS晶体管关断，位线BL和位线反BL_N浮空；
[0040]6)读写使能反RWE_N拉低，灵敏放大器输入开关PMOS晶体管P3、PM0S晶体管P4打开，位线BL、位线反BL_P#P放大线SL、放大线反SL_N连通；
[0041 ]如果写入的数据D为O，则灵敏放大器放大线SL为低，放大线反SL_N为高；由于PMOS晶体管P3、匪OS晶体管N31、匪OS晶体管N30导通，灵敏放大器通过放大线SL对位线BL放电；而另外一端，SL_N保持为VCC，而PMOS晶体管P4导通，所以位线反此_柯呆持在电源电压VCC ；位线BL和位线反的电压差会传到存储数据BIT和数据反BITB上；
[0042]当位线BL和位线反BL_N的电压差到达该灵敏放大器的失调电压Voffset时，读写使能反RWE_N拉高，灵敏放大器输入开关PMOS晶体管P3、PM0S晶体管P4关断，位线BL、位线反BL__P放大线SL、放大线反SL_r^隔离；同时，被选中的6管存储单元字线反WL_N拉高，被选中的6管存储单元中访问PMOS晶体管关断；同时，被选中的存储单元的写字线反WWL_N拉高，NMOS电流源打开，虚地Virtual_VSS被拉到地;被选中的存储单元中交叉親合的反相器通过正反馈，将数据BIT和数据反BITB之间的电压差迅速放大到全摆幅；
[0043]如果写入的数据D为I，则灵敏放大器放大线反SL_N为低，放大线SL为高；由于P4、N32、N30导通，灵敏放大器通过放大线反SL_N对位线BL_N放电；而另外一端，SL保持为VCC，而P3导通，所以位线BL保持在电源电压VCC;位线BL和位线反BL_N间的电压差会传到存储数据BIT和数据反BITB上；
[0044]当位线BL和位线反BL_N的电压差到达该灵敏放大器的失调电压Voffset时，读写使能反RWE_N拉高，灵敏放大器输入开关PMOS晶体管P3、PM0S晶体管P4关断，位线BL、位线反BL__P放大线SL、放大线反SL_r^隔离；同时，被选中的6管存储单元字线反WL_N拉高，被选中的6管存储单元中访问PMOS晶体管关断；同时，被选中的存储单元的写字线反WWL_N拉高，NMOS电流源打开，虚地Virtual_VSS被拉到地。被选中的存储单元中交叉親合的反相器通过正反馈，将数据BIT和数据反BITB之间的电压差迅速放大到全摆幅；
[0045]7)当写操作结束时，灵敏放大器使能SAE拉低，匪OS电流开关N30关断，同时，放大线SL/SL_N?充电反SA_PRE_N拉低，放大线SL/SL_N预充电与均衡PMOS晶体管P5-P7打开，将放大线SL和放大线反SL_r^g电至电源电压VCC。
[0046]本实用新型与现有技术相比，优点是:
[0047]本实用新型先将写数据写到灵敏放大器中缓存起来，再通过灵敏放大器的放大线对位线放电，并利用存储单元自身的放大能力，只需要很小的位线电压差，即可完成对存储单元的写操作，节省了写操作所消耗的位线翻转功耗。与传统的位线全摆幅写操作相比，单次写操作所消耗的位线翻转功耗下降了 4.2倍。
【附图说明】
[0048]图1为根据本实用新型实施的一个静态随机存储器示意图。
[0049]图2为传统的静态随机存储器写数据通路电路设计原理图。
[0050]图3为传统的静态随机存储器写数据通路的波形图。
[0051 ]图4为本实用新型的静态随机存储器写数据通路电路设计原理图。
[0052]图5为本实用新型的静态随机存储器写数据通路的波形图。
[0053]图6为NMOS电流源及一行共用虚地的存储单元设计原理图。
【具体实施方式】
[0054]本实用新型通过将传统的6管存储单元的访问管由匪OS晶体管改为PMOS晶体管，并将原来的匪OS下拉管源端所接的地端改为由写字线反WWL_r^$制的匪OS电流源的虚地端，将传统的6管存储单元改造成电压型灵敏放大器;并在写数据通路中加入灵敏放大器作为写数据缓存。在写操作时，先通过写驱动器将写数据写入灵敏放大器中并缓存起来，再通过灵敏放大器对位线进行放电，从而将全摆幅的写数据转换成位线上的小信号电压差并传送到被选中的6管存储单元的存储节点上，当存储节点的电压差达到由6管存储单元和NMOS电流源所组成的灵敏放大器的失调电压时，写字线反WWL_N有效，NMOS电流源开启，将虚地端拉到地，6管存储单元通过正反馈，将存储节点上的小信号电压差迅速放大至全摆幅，从而完成写操作。
[0055]下面结合附图对本实用新型的实施方式做进一步描述。
[0056]图1为根据本实用新型实施的一个静态随机存储器示意图。该静态随机存储器包括控制电路与预译码器101，位线预充电与均衡、灵敏放大器、写驱动器102，字线译码器与驱动器103，NM0S电流源104，存储阵列105。
[0057]控制电路与译码器通过多条行预译码Yro和一条本地写使能反信号LWEN连接字线译码器与驱动器103;控制电路与译码器还通过位线预充电反BL_PRE_N、读写使能反RWE_N、灵敏放大器预充电反SA_PRE_N、灵敏放大器使能SAE、写使能WE连接位线预充电与均衡、灵敏放大器、写驱动器102;
[0058]字线译码器与驱动器103通过多条字线信号反WL_N连接存储阵列，字线译码器与驱动器103还通过多条写字线反信号WWL_N连接NMOS电流源104;
[0059]NMOS电流源104通过多条虚地Virtual_VSS连接存储阵列105;
[0060]存储阵列105通过多条位线BL/BL_r^^接位线预充电与均衡、灵敏放大器、写驱动器 102。
[0061]图4所示为本实用新型的静态随机存储器写数据通路电路设计原理图。该写数据通路包括多个6管存储单元和共享NMOS电流源，位线预充电与均衡器，灵敏放大器、写驱动器。
[0062]每个6管存储单元包括由第一下拉NMOS晶体管、第二下拉匪OS晶体管、第一上拉PMOS晶体管、第二上拉PMOS晶体管、第一访问PMOS晶体管及第二访问PMOS晶体管;第一下拉NMOS晶体管、第二下拉NMOS晶体管、第一上拉PMOS晶体管、第二上拉PMOS晶体管组成交叉耦合反相器，其中第一下拉NMOS晶体管及第二下拉NMOS晶体管的源端接虚地，第一上拉PMOS晶体管、第二上拉PMOS晶体管的源端接电源电压VCC，第一下拉NMOS晶体管的漏端及栅端分别对应与第一上拉PMOS晶体管的漏端及栅端连接，第二下拉NMOS晶体管的漏端及栅端分别对应与第二上拉PMOS晶体管的漏端及栅端连接，第一下拉NMOS晶体管的漏端与第一上拉PMOS晶体管的漏端之间具有存储节点A，第一下拉NMOS晶体管的栅端与第一上拉PMOS晶体管的栅端之间具有存储节点B，第二下拉WOS晶体管的栅端与第二上拉PMOS晶体管的栅端之间具有存储节点第二下拉NMOS晶体管的漏端与第二上拉PMOS晶体管的漏端之间具有存储节点V，存储节点A与存储节点Y连接，存储节点B与存储节点V连接；
[0063]第一访问PMOS晶体管及第二访问PMOS晶体管的栅端接字线反信号，第一访问PMOS晶体管及第二访问PMOS晶体管的漏端分别对应与位线及位线反信号连接;第一访问PMOS晶体管的源端访问存储节点A，第二访问PMOS晶体管的源端访问存储节点B。
[0064]共享NMOS电流源由匪OS晶体管NlO组成，NlO的漏端接一行6管存储单元的虚地端，如图6所示;栅端接写字线反WWL_N，源端接地VSS。
[0065]多个6管存储单元共用位线BL和位线反BL_N。假设位线BL和位线反BL_rO:的负载电容分别为CBL和CBL_N。
[0066]多个6管存储单元通过位线BL和位线反BL_N连接位线预充电与均衡器，灵敏放大器；
[0067]位线预充电、均衡器由2个预充电PMOS晶体管P0、PM0S晶体管Pl和一个均衡PMOS晶体管P2组成。位线BL连接PMOS晶体管PO的漏端和PMOS晶体管P2的源端。位线反BL_N连接PMOS晶体管Pl的漏端和PMOS晶体管P2的漏端。位线预充电反信号BL_PRE_N连接3个PMOS晶体管的栅端。电源电压VCC连接PMOS晶体管PO及PMOS晶体管Pl的源端。
[0068]灵敏放大器包括开关PMOS晶体管P3、PM0S晶体管P4，由两个下拉匪OS晶体管N31、匪OS晶体管N32和两个上拉PMOS晶体管P31、上拉PMOS晶体管P32组成的交叉耦合反相器，NMOS电流源N30，输出反相器13、14，放大线SL/SL_N、预充电与均衡PMOS晶体管P5、PM0S晶体管P6及PMOS晶体管P7。
[0069]其中下拉NMOS晶体管N31、N32的源端接虚地Virtual_VSS〈W>。
[0070]写驱动器由反相器10，三态反相器I1、I2组成。写驱动器的输入连接写数据D，输出接放大线SL和放大线反SL_N。
[0071]现结合图5，传统的静态随机存储器写数据通路的波形图来说明该电路的工作原理。
[0072]在保持模式时，写使能信号WE为低，写驱动器关闭。位线预充电信号BL_PRE_N*低，位线预充电、均衡器中PMOS晶体管P0、PM0S晶体管Pl、PM0S晶体管P2都处于导通状态，位线BL和位线反BL_N被预充到电源电压VCC。
[0073]所有的字线反WL_N为高，所有6管存储单元中访问PMOS晶体管P13、PMOS晶体管P14，PM0S晶体管P23、PM0S晶体管P24等等关断；所有的写字线反WWL_N为高，所有的共享NMOS电流源N10、NM0S电流源N20等等打开，所有的虚地Virtual_VSS为低，因此所有的6管存储单元的处于保持数据状态。
[0074]读写使能反RWE_N为高，灵敏放大器输入开关PMOS晶体管P3、P4关断，位线BL、位线反BL_r#P放大线SL、放大线反SL_r^^隔离。
[0075]灵敏放大器使能SAE为低，NMOS电流开关N30关断。
[0076]放大线充电反SA_PRE_N为低，灵敏放大器放大线预充电与均衡PMOS晶体管P5、PM0S晶体管P6、PM0S晶体管P7导通，放大线SL、放大线反SL_r^^持在电源电压VCC，同时虚地Virtual_VSS〈W>保持在VCC-Vtn，Vtn为灵敏放大器下拉NMOS晶体管N31、NM0S晶体管N32的阈值电压。
[0077]在写操作时，首先，灵敏放大器放大线预充电反SA_PRE_N拉高，灵敏放大器放大线预充电与均衡PMOS晶体管P5、PM0S晶体管P6、PM0S晶体管P7导关断，放大线SL和位线反SL_N浮空。然后，写使能信号WE为高，写驱动器打开，写驱动器将写数据D驱动至放大线SL和放大线反SL_N。放大线SL和放大线反SL_N中的其中一条保持在预充电电平VCC，另一条被从VCC放电到地VSS。然后，写使能信号WE拉低，写驱动器关闭。同时，灵敏放大器使能SAE为高，NMOS电流开关N30打开，虚地Virtual_VSS〈W>被拉到地VSS。由灵敏放大器上拉NMOS晶体管N31、上拉PMOS晶体管P31、上拉PMOS晶体管P32组成的交叉耦合反向形成正反馈，将有写驱动器写入的写数据D保存放大线SL和放大线反SL_rO:。然后，被选中的6管存储单元写字线反WWL_N拉低，NMOS电流源关断，虚地Virtual_VSS浮空；字线反WL_N拉低，访问PMOS晶体管打开，存储单元数据BIT和BITB被位线BL和位线反BL_N?充到电源电压VCC。接着，位线预充电反BL_PRE_N拉高，位线预充电与均衡器中3个PMOS晶体管关断，位线BL和位线反此_~浮空。然后，读写使能反RWE_N拉低，灵敏放大器输入开关PMOS晶体管P3、PM0S晶体管P4打开，位线BL、位线反此_~和放大线SL、放大线反SL_N连通。为方便描述，现假设写入的数据D为0，则灵敏放大器放大线SL为低和放大线反SL_N为高。由于PMOS晶体管P3、下拉匪OS晶体管N31、匪OS晶体管N30导通，灵敏放大器通过放大线SL对位线BL放电；而另外一端，SL_N保持为VCC，而PMOS晶体管P4导通，所以位线反BL_N保持在电源电压VCC。由于被选中的6管存储单元中访问PMOS晶体管处于导通状态，位线BL和位线反BL_N间的电压差会传到存储数据BIT和数据反BITB上。此时被选中的6管存储单元和连接虚地的NMOS电流源组合起来相当于一个灵敏放大器，当位线BL和位线反BL_N的电压差到达该灵敏放大器的失调电压Voffset时，读写使能反RWE_N拉高，灵敏放大器输入开关PMOS晶体管P3、PM0S晶体管P4关断，位线BL、位线反BL_r#P放大线SL、放大线反SL_N被隔离。同时，被选中的6管存储单元字线反WL_N拉高，被选中的6管存储单元中访问PMOS晶体管关断；同时，被选中的存储单元的写字线反WWL_N拉高，NMOS电流源打开，虚地Virtual_VSS被拉到地。被选中的存储单元中交叉耦合的反相器通过正反馈，将数据BIT和数据反BITB之间的电压差迅速放大到全摆幅。在这一过程中，灵敏放大器通过放大线SL和放大线反SL_N对位线BL和位线BL_N放电，由于不从电源电压VCC抽取电流，因此消耗掉能量为O。当读写使能反RWE_N拉高后，位线预充电反BL_PRE_N拉低，位线预充电与均衡PMOS晶体管打开，将位线BL和位线反BL_r^g电到电源电压VCC。当写操作结束时，灵敏放大器使能SAE拉低，NMOS电流开关N30关断，同时，放大线SL/SL_N预充电反SA_PRE_N拉低，放大线SL/SL_N预充电与均衡PMOS晶体管打开，将放大线SL和放大线反SL_r^g电至电源电压VCC。在这一过程中，位线BL被从VCC-Voffset充电到VCC，从电源电压VCC抽取电流，消耗的能量为CBL.Voffset.VCC。后综上所述，对于每一次写操作，包括灵敏放大器通过放大线SL和放大线反SL_N对位线BL和位线反BL_N放电，和写操作完成时位线预充电、均衡器对位线BL和位线反BL_N的均衡和预充电操作，对每一对位线BL和位线反BL_N来说，其消耗的翻转功耗为，写操作时的消耗的能量加上位线预充电、均衡操作时消耗的能量，即0+CBL.Voffset.VCC，为CBL.Voffset.VCC。在40纳米逻辑工艺下，在室温25°C和正常电压VCC= 1.1V条件下，通过1000次的蒙特卡洛仿真，得到由6管存储单元和匪OS电流源组成的灵敏放大器的失调电压为0.26V。因此，本实用新型单次写操作，所消耗的位线翻转能量为0.26.CBL.VCC;与传统技术的CBL.VCC2，其中电源电压VCC= 1.1V，即1.1.CBL.VCC相比，下降了4.2倍。
【主权项】
1.一种超低写功耗的静态随机存储器，包括控制电路与预译码器(101)、位线预充电与均衡器、写驱动器(102)、字线译码器与驱动器(103)及存储阵列(105)，所述存储阵列(105)包括多行6管存储单元，其特征在于: 每个6管存储单元的两个访问管为PMOS晶体管，每个6管存储单元的两个NMOS下拉管源端与由写字线反WWL_N控制的NMOS电流源(104)的虚地端连接，每行6管存储单元共享一个NMOS 电流源(104); 所述静态随机存储器还包括灵敏放大器，所述写驱动器(102)通过灵敏放大器和位线预充电与均衡器连接，所述灵敏放大器用于将写数据写入并缓存，再通过灵敏放大器对位线进行放电，从而将全摆幅的写数据转换成位线上的小信号电压差并传送到被选中的6管存储单元的存储节点上。2.根据权利要求1所述的超低写功耗的静态随机存储器，其特征在于: 所述灵敏放大器包括PMOS晶体管P3、PM0S晶体管P4、交叉耦合反相器、NMOS晶体管N30、输出反相器13、输出反相器14及灵敏放大器预充电与均衡器； PMOS晶体管P3及PMOS晶体管P4的栅端接读写使能反RWE_N，所述PMOS晶体管P3的源端、漏端分别接位线BL和放大线SL，所述PMOS晶体管P4的源端、漏端分别接位线反BL_N和放大线反SL_N; 所述交叉耦合反相器由下拉NMOS晶体管N31、下拉匪OS晶体管N32和上拉PMOS晶体管P31、上拉PMOS晶体管P32组成，其中下拉匪OS晶体管N31及下拉匪OS晶体管N32的源端接虚地，上拉PMOS晶体管P31、上拉PMOS晶体管P32的源端接电源电压VCC，下拉匪OS晶体管N31的漏端及栅端分别对应与上拉PMOS晶体管P31的漏端及栅端连接，下拉NMOS晶体管N32的漏端及栅端分别对应与上拉PMOS晶体管P32的漏端及栅端连接，下拉NMOS晶体管N31的漏端与上拉PMOS晶体管P31的漏端之间具有数据节点C，下拉匪OS晶体管N31的栅端与上拉PMOS晶体管P31的栅端之间具有数据节点D，下拉NMOS晶体管N32的栅端与上拉PMOS晶体管P32的栅端之间具有数据节点C、下拉NMOS晶体管N32的漏端与上拉PMOS晶体管P32的漏端之间具有数据节点V，数据节点C与数据节点C'连接，数据节点D与数据节点D'连接； 所述数据节点C及输出反相器13的输入端与放大线SL_连接，输出反相器13的输出端接读数据反9_1所述数据节点V及输出反相器14的输入端与放大线反SL_N连接，所述输出反相器14的输出端接读数据Q; 所述NMOS晶体管N30的栅端接灵敏放大器使能SAE，NMOS晶体管N30的源端接虚地;NMOS晶体管N30的漏端接地； 所述灵敏放大器预充电与均衡器包括三个PMOS晶体管，三个PMOS晶体管的栅端共结点，其中两个PMOS晶体管的源端连接电源VCC，漏端分别连接一条放大线；另外一个PMOS晶体管的漏端和源端连接在两条放大线之间。3.根据权利要求1或2所述的超低写功耗的静态随机存储器，其特征在于: 所述NMOS电流源(104)由匪OS晶体管NlO组成，NMOS晶体管NlO的漏端接一行6管存储单元的虚地端，栅端接写字线反WWL_N，源端接地VSS。4.根据权利要求3所述的超低写功耗的静态随机存储器，其特征在于: 所述控制电路与译码器(101)通过多条行预译码YPD和一条本地写使能反信号LWEN连接字线译码器与驱动器(103)、通过位线预充电反BL_PRE_N与位线预充电及均衡器连接、通过读写使能反RE_N与灵敏放大器PMOS晶体管P3及灵敏放大器PMOS晶体管P4连接、通过灵敏放大器预充电反SA_PRE_rO^灵敏放大器预充电与均衡器的三个PMOS晶体管的栅端连接、通过灵敏放大器使能SAE与NMOS晶体管N30的栅端连接、通过写使能WE连接写驱动器(102);所述字线译码器与驱动器(103)通过多条字线信号反乳_~与6管存储单元的第一访问PMOS晶体管及第二访问PMOS晶体管的栅端连接，每条字线信号反WL_N对应连接一个6管存储单元；所述字线译码器与驱动器(103)还通过多条写字线反信号WWL_r^^接多个NMOS电流源(104)；每条写字线反信号WWL_N对应连接一个NMOS电流源(104)。
【文档编号】G11C11/419GK205656856SQ201620467735
【公开日】2016年10月19日
【申请日】2016年5月20日 公开号201620467735.X, CN 201620467735, CN 205656856 U, CN 205656856U, CN-U-205656856, CN201620467735, CN201620467735.X, CN205656856 U, CN205656856U
【发明人】熊保玉, 拜福君
【申请人】西安紫光国芯半导体有限公司