电子器件的制作方法

本发明涉及电子器件，尤其是涉及例如将LPDDR4(Low Power Double Data Rate 4：低功耗双倍数据传输率4)-SDRAM(Synchronous DRAM：同步动态随机存储器)等的存储设备及其控制器设备搭载于1个SiP(System in Package：系统级封装)而得到的电子器件。

背景技术：

例如，专利文献1～3公开了在布线基板上搭载了存储设备和访问该存储设备的控制器设备的结构。针对存储设备和控制器设备之间的连接，在专利文献1中是利用布线基板的L1、L2布线层进行的，在专利文献2及专利文献3中是利用布线基板的L1、L3、L6布线层进行的。另外，非专利文献1公开了LPDDR4的规格。

现有技术文献

专利文献

专利文献1：日本特开2007-213375号公报

专利文献2：日本特开2009-223854号公报

专利文献3：日本特开2010-123203号公报

非专利文献

非专利文献1：JEDEC标准JESD209-4

例如，如专利文献1～3所示，在以往的电子器件中，使用布线基板的设备搭载面(L1布线层)进行存储设备和控制器设备之间的通信。在使用这种方式时，例如，通过对控制器设备的最外周的外部电极进行分配以用于信号，能够实现布线的引出的容易化等。但是，在这样的方式中，例如，在搭载了与0.8～1.6GHz这样高速的时钟信号的两边沿同步地进行数据通信的LPDDR4等这样的存储设备的情况下，布线间的串扰增大，担心难以实现所期望的信号品质。

技术实现要素：

后述的实施方式是鉴于这样的情况而研发的，其他课题和新的特征从本说明书的说明及附图得以明确。

一个实施方式的电子器件具有：半导体存储器件；针对该半导体存储器件进行数据的存取的半导体器件；以及搭载它们的布线基板。布线基板具有分别使用第一及第二布线层将半导体器件分别与半导体存储器件的第一及第二数据端子电连接的第一及第二数据布线。第一布线层是比第二布线层更接近半导体器件的布线层，第一数据端子与第二数据端子相比与半导体器件之间的距离更远。

发明的效果

根据所述一实施方式，在电子器件中，能够实现信号品质的提高。

附图说明

图1的(a)是表示在本发明的实施方式1的电子器件中，其外形的概要结构例的俯视图，图1的(b)是表示图1的(a)中的A-A’间的概略的构造例的剖视图。

图2是表示在图1的(a)及图1的(b)的电子器件中，各存储设备的主要部分的概略结构例的电路框图。

图3是表示在图2的存储设备中，外部端子的概略的配置结构例的俯视图。

图4是表示在图1的(a)及图1的(b)的电子器件中，控制器设备的主要部分的概要结构例的电路框图。

图5是表示在图1的(b)的布线基板中，控制器设备周边(区域AR1)的详细构造例的剖视图。

图6的(a)是表示图5中的控制器设备周边(区域AR2)的布线层L1的布局结构例的俯视图，图6的(b)是简化了图6的(a)的结构的示意图。

图7的(a)及(b)是表示在本发明的实施方式2的电子器件中，图1的(a)及图1的(b)的布线基板的主要部分的结构例，图7的(a)是表示布线层L2的结构例的俯视图，图7的(b)是表示布线层L4的结构例的俯视图。

图8是表示在使用了图7的(a)及图7的(b)的布线层的电子器件中，控制器设备和存储设备之间的连接关系的一例的示意图。

图9是表示图8的控制器设备中的外部端子的配置结构例的概要图。

图10是表示使用了图8的结构的情况下的效果的一例的说明图。

图11的(a)是表示在本发明的实施方式3的电子器件中，图1的(a)及图1的(b)的布线基板中的布线层L3的主要部分的结构例的俯视图，图11的(b)是用于说明图11的(a)的效果的一例的剖视图。

图12的(a)是表示基于JEDEC的DDR3等的时序规定的波形图，图12的(b)是表示与图12的(a)进行对比的LPDDR4的时序的波形图。

图13是表示在本发明的实施方式4的电子器件中，布线基板的布线层L2中的主要部分的概要结构例的俯视图。

图14的(a)及(b)是表示本发明的实施方式5的电子器件的外形的概要结构例的俯视图。

其中，附图标记说明如下：

AR 区域

BD 布线基板

BK 存储器组(memory bank)

BS 总线

BUL 堆积层

CDEC 列解码器电路

CMDLOG 命令逻辑电路

CPU 计算处理电路

CRL 芯板层

CTLDE 控制器设备(半导体器件)

DDRCTL DDR 控制器电路

DDRDE 存储设备(半导体存储器件)

FLSDE 快闪存储设备

ICTL 输入控制电路

IOCTL 输入输出控制电路

IOL IO 线

L 布线层

LN 布线

LN2_DQ、LN41_DQ～LN44_DQ 数据布线

LN41_CA～LN44_CA 控制布线

LNP 数据布线(部分布线)

MARY 存储阵列

MEMU 存储单元

OCTL 输出控制电路

PERI 周边电路

PN 外部端子

PNAR 外部端子区域

PNm_CA、PNc_CA 控制端子

PNm_DQ、PNc_DQ、DQ_Al、DQ_Au、DQ_Bl、DQ_Bu 数据端子

RDEC 行译码器电路

SAB 读出放大器电路

TV 贯穿连接柱

V 连接柱

具体实施方式

在以下的实施方式中，为了方便，在有需要时，分割成多个章节或实施方式进行说明，但除了特别明示的情况以外，它们之间不是相互没有关系的，一方是另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及原理上明确限定于特定的数的情况等以外，不限于其特定的数，可以是特定的数以上或以下。

而且，在以下的实施方式中，其构成要素(也包含要素步骤等)除了特别明示的情况及原理上明确是必须的情况等以外，当然不是必须的。同样，在以下的实施方式中，提及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上明确不是这样的情况等以外，实质上包含与其形状等近似或类似的结构等。这关于上述数值及范围也是同样的。

另外，构成实施方式的各功能模块的电路元件没有特别限制，但根据公知的CMOS(互补MOS晶体管)等的集成电路技术，形成在单晶硅这样的半导体衬底上。

以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，同一部件原则上标注同一附图标记，并省略其重复说明。

(实施方式1)

<电子器件的概要结构>

图1的(a)是表示在本发明的实施方式1的电子器件中，其外形的概略结构例的俯视图，图1的(b)是表示图1的(a)中的A-A’间的概要性的构造例的剖视图。图1的(a)及图1的(b)所示的电子器件具有多个(这里是4个)存储设备(半导体存储器件)DDRDE1～DDRDE4、控制器设备(半导体器件)CTLDE以及搭载了多个存储设备和控制器设备的布线基板BD。另外，在该例中，在布线基板BD上还搭载了快闪存储设备FLSDE。

布线基板BD具有由边S1、与边S1相交的边S2、分别与边S1和边S2相对的边S3和边S4划出的大致正方形的形状。没有特别限定，但布线基板BD的一边的长度为大致4cm。这里，存储设备DDRDE1、DDRDE2、DDRDE3沿着边S1按顺序配置，并且其短边侧与边S1并行地配置。

另外，存储设备DDRDE4沿着边S2与存储设备DDRDE3并排地配置，存储设备DDRDE3、DDRDE4的长边侧与边S2并行地配置。控制器设备CTLDE沿着边S3与存储设备DDRDE4并排地配置，沿着边S4与存储设备DDRDE1或存储设备DDRDE2并排地配置。控制器设备CTLDE的长边侧与边S1、S3并行地配置。

多个存储设备DDRDE1～DDRDE4分别由例如BGA(Ball Grid Array：球栅阵列)等的封装构成，具有多个外部端子PNm。在各封装中，搭载了例如LPDDR4的存储芯片(半导体芯片)，多个外部端子PNm成为该存储芯片的外部端子。控制器设备CTLDE由例如具有多个外部端子PNc的1个半导体芯片构成。在该半导体芯片上，形成有用于访问多个存储设备DDRDE1～DDRDE4的电路或用于访问快闪存储设备FLSDE的电路等。

布线基板BD具有多个布线层。布线基板BD使用各布线层的布线LN将倒装芯片连接在表面上的控制器设备CTLDE的外部端子PNc、和安装在表面上的多个存储设备DDRDE1～DDRDE4的外部端子PNm适当地连接。该布线LN包括向存储设备传递数据的存取命令的控制布线、传送与该命令相应的写入数据或读取数据的数据布线。在为LPDDR4的情况下，控制布线代表性地采用CA(Command Address：命令地址)信号用的布线，数据布线代表性地采用DQ信号用的布线。

布线基板BD包含多个存储设备DDRDE1～DDRDE4及控制器设备CTLDE而被封装。在布线基板BD的背面上设置有作为该封装(例如，BGA封装)的多个外部端子PNs。像这样，图1的(a)及图1的(b)所示的电子器件由多个半导体存储器件和半导体器件搭载在1个封装上而得到的SiP(System in Package)构成。该SiP的外部端子PNs被连接在例如未图示的母板等。

<存储设备的概要结构>

图2是表示在图1的(a)及图1的(b)的电子器件中，各存储设备的主要部分的概略结构例的电路框图。在图2中，示出了图1的(a)所示的多个存储设备DDRDE1～DDRDE4各自所具有的1个存储芯片(即1存储区的量)的结构例。图2所示的存储设备DDRDE具有构成信道A的存储单元MEMU_A、和构成信道B的存储单元MEMU_B。

该存储设备DDRDE与存储单元MEMU_A对应地具有多个外部端子PNm。该多个外部端子PNm大体分为控制端子PNm_CA和数据端子PNm_DQ。控制端子PNm_CA包含CKE0_A端子、CK_t_A/CK_c_A端子、CS0_A端子及CA0_A～CA5_A端子。数据端子PNm_DQ包含DQ0_A～DQ15_A端子、DQS_t_A/DQS_c_A端子和DMI_A端子。

此外，在本说明书中，作为一般的总称，将CKE0_A端子(或信号)称为CKE(Clock Enable：时钟使能)端子(信号)，将CK_t_A/CK_c_A端子(信号)称为CK(Clock：时钟)端子(信号)。另外，将CS0_A端子(信号)称为CS(Chip Select：片选)端子(信号)，将CA0_A～CA5_A端子(信号)称为CA(Command Address)端子(信号)。而且，将DQ0_A～DQ15_A端子(信号)称为DQ端子(信号)，将DQS_t_A/DQS_c_A端子(信号)称为DQS(Data Strobe：数据选通)端子(信号)，将DMI_A端子(信号)称为DMI(Data Mask Inversion：数据屏蔽逆向)端子(信号)。

以下，关于存储单元MEMU_A的内部结构进行说明。存储阵列MARY具有例如8个存储器组BK0～BK7。各存储器组具有多个字线WL、多个位线BL以及配置在多个字线WL和多个位线BL的交点处的存储单元MC。存储单元MC具有存储单元晶体管TR及存储容量Cs。在规定的字线WL被激活时，存储单元晶体管TR作为写入动作为将位线BL的数据写入存储容量Cs，作为读取动作为将存储容量Cs的数据读出到位线BL。

命令逻辑电路CMDLOG的主要动作为，在CKE0_A信号使能(enable)的情况下，与CK_t_A/CK_c_A信号同步地接收CS0_A信号、CA0_A～CA5_A信号。命令逻辑电路CMDLOG基于该接收的各信号的逻辑电平的组合，来解释向规定的存储器组地址及存储器地址的写入命令或向规定的存储器组地址及存储器地址的读取命令这样的各种命令(即数据的存取命令)。

行译码器电路RDEC接收通过命令逻辑电路CMDLOG解释的存储器组地址及行地址，并使规定的存储器组的规定的字线WL激活。读出放大器电路SAB分别放大被读出到规定的存储器组的多个位线BL的数据。列解码器电路CDEC接收通过命令逻辑电路CMDLOG解释的列地址，并输出与其相应的选择信号。输入输出控制电路IOCTL基于来自列解码器电路CDEC的选择信号，来确定与IO线(输入输出线)IOL连接的读出放大器电路SAB。

输出控制电路OCTL在读取动作时以DDR(Double Data Rate：双倍数据传输率)输出IO线IOL的数据。另外，此时，输出控制电路OCTL输出DQS_t_A/DQS_c_A信号和基于模式寄存器设定的DMI_A信号。输入控制电路ICTL在写入动作时，与由外部端子PNm接收的DQS_t_A/DQS_c_A信号同步地，以DDR获取由DQ0_A～DQ15_A端子接收的数据，并向IO线IOL输出。此时，输入控制电路ICTL基于由外部端子PNm接收的DMI_A信号，根据情况，使接收的数据取反并向IO线IOL输出。此外，DQS端子及DMI端子实际上不是相对于2字节量而是1字节量的DQ端子设置。

存储单元MEMU_B与这样的存储单元MEMU_A的结构同样地构成。简单来说，该存储设备DDRDE与存储单元MEMU_B对应地具有控制端子PNm_CA及数据端子PNm_DQ。控制端子PNm_CA包含CKE0_B端子、CK_t_B/CK_c_B端子、CS0_B端子和CA0_B～CA5_B端子。数据端子PNm_DQ包含DQ0_B～DQ15_B端子、DQS_t_B/DQS_c_B端子及DMI_B端子。存储单元MEMU_B基于由CS0_B端子、CA0_B～CA5_B端子等接收的命令(数据的访问命令)，对于存储单元MEMU_B内的存储阵列，进行数据的写入动作或读取动作。

图3是表示在图2的存储设备中，外部端子的概略的配置结构例的俯视图。该配置结构是基于LPDDR4的JEDEC规格而决定的。在图3中，在上半部分的区域中，设置有与上述存储单元MEMU_A对应的各外部端子PNm，在下半部分的区域中，设置有与上述存储单元MEMU_B对应的各外部端子PNm。

另外，上半部分的区域还被分割成右半部分的区域和左半部分的区域，在这2个区域中分别配置有1字节量的DQ端子以及与该1字节对应的差动(2个)的DQS端子和单个(1个)的DMI端子。同样地，下半部分的区域也被分割成右半部分的区域和左半部分的区域，在这2个区域中分别配置有1字节量的DQ端子以及与该1字节对应的差动(2个)的DQS端子和单个(1个)的DMI端子。

此外，图3中的CS1_A端子、CS1_B端子、CKE1_A端子及CKE1_B端子成为两存储区(rank2)结构用的端子。即，图2所示的存储设备DDRDE实际上有时也使用在封装内搭载了2个图2所示的存储芯片的两存储区结构等。该情况下，该CS1_A信号、CS1_B信号、CKE1_A信号及CKE1_B信号被与存储区2对应的存储芯片使用，剩余的各信号在存储区1(rank1)及存储区2中通用。另外，在图3中的空白的端子中，虽然省略了图示，但适当地配置电源电压(VDD1、VDD2、VDDQ)用和接地电源电压VSS用的各外部端子PNm以及三存储区(rank3)结构和四存储区(rank4)结构用的各外部端子PNm等。

<控制器设备的概要结构>

图4是表示在图1的(a)及图1的(b)的电子器件中，控制器设备的主要部分的概略结构例的电路框图。图4所示的控制器设备CTLDE成为例如由1个半导体芯片构成的SoC(System on a Chip：片上系统)，具有多个外部端子PNc、DDR控制器电路DDRCTL、计算处理电路CPU和各种周边电路PERI1～PERIn。这些各电路通过总线BS连接。

在多个外部端子PNc中包含计算处理电路CPU用的外部端子PNc_CPU、各种周边电路PERI1～PERIn用的外部端子PNc_PERI1～PNc_PERIn、4对控制端子PNc_CA及数据端子PNc_DQ。计算处理电路CPU一边经由DDR控制器电路DDRCTL访问图1的(a)所示的多个存储设备DDRDE，一边执行规定的计算处理。此时，DDR控制器电路DDRCTL一边将来自计算处理电路CPU的命令转换成基于LPDDR4等的命令，一边经由4对控制端子PNc_CA及数据端子PNc_DQ分别访问4个存储设备DDRDE1～DDRDE4。

该各种周边电路PERI1～PERIn没有特别限定，采用控制向快闪存储设备FLSDE的访问的控制器电路、进行串行通信的控制器电路、或控制声音/图像输出的控制器电路等。计算处理电路CPU和各种周边电路PERI1～PERIn的一部分或全部经由外部端子PNs与母板等之间进行通信。此外，控制器设备CTLDE不一定必须限定于这样的SoC，只要是至少具有DDR控制器电路DDRCTL、控制端子PNc_CA及数据端子PNc_DQ的结构即可。

<布线基板的构造>

图5是表示在图1的(b)的布线基板中，控制器设备周边(区域AR1)的详细的构造例的剖视图。图5所示的布线基板BD具有芯板层(core)CRL和分别层叠在芯板层CRL的两面上的堆积层BUL1、BUL2。例如，堆积层BUL1、BUL2分别成为层叠了3层绝缘层的构造，芯板层CRL成为层叠了4层绝缘层的构造。与之相伴地，堆积层BUL1具有3层布线层L1～L3。虽然没有特别限定，但绝缘层由环氧树脂或聚酰亚胺等构成，布线层由铜等构成。

在堆积层BUL1及芯板层CRL的最上层，设置有将控制器设备CTLDE和存储设备DDRDE电连接的全部信号布线。在布线层(电源布线层)L1的一部分区域中，安装有控制器设备CTLDE和存储设备DDRDE(图5中省略)。在布线层L1中，除了该各设备的安装区域以外的几乎全部区域成为供给有接地电源电压GND的接地层(ground plane)。

在布线层L2、L4中，设置有控制器设备CTLDE和存储设备DDRDE之间的全部信号布线(即控制布线及数据布线)。其中，数据布线(代表性的是DQ信号的布线)大致分为针对各设备间使用布线层L2进行电连接的数据布线(图5的布线LN2)和使用布线层L4进行电连接的数据布线(图5的布线LN4)。在后者的数据布线(布线LN4)中，还包含在极小一部分区间使用了布线LN2并经由连接柱(via)V与布线LN4连接这样的布线。但是，该情况下，在各设备间的大部分(例如85％以上)的区间中，使用了布线层L4的数据布线(布线LN4)。另外，前者的数据布线(布线LN2)换言之是不使用布线层L4的布线。

布线层(电源布线层)L3与布线层L1同样地，成为在几乎全部区域都供给有接地电源电压GND的接地层。另外，位于芯板层CRL内部的布线层(电源布线层)L5成为在几乎全部区域都供给有电源电压PWR的电源层(power plane)。该电源层经由连接柱V与控制器设备CTLDE和存储设备DDRDE连接，并供给控制器设备CTLDE用的电源和存储设备DDRDE用的IO电源等。另外，该电源层经由贯穿连接柱TV与堆积层BUL2连接，并经由堆积层BUL2与外部端子PNs连接。

像这样，图5的构造成为信号布线被接地层或电源层夹持的带状线构造。即，布线层L2被均为接地层的2个布线层(电源布线层)L1、L3夹持，布线层L4被成为接地层的布线层(电源布线层)L3和成为电源层的布线层L5夹持。

通过使用这样的带状线构造，与例如使用专利文献2、3所示的微带线构造的情况相比，能够实现布线间串扰的减少等，能够提高信号品质。另外，由于将控制器设备CTLDE和存储设备DDRDE连接的全部信号布线均设置在堆积层BUL1，所以由此也能够提高信号品质。即，不使用尤其可能成为使信号品质降低的原因的芯板层CRL的贯穿连接柱TV，能够进行控制器设备CTLDE和存储设备DDRDE之间的通信。

像这样，通过使用图5的构造能够提高信号品质，但实际上，因各种原因而产生与理想的带状线构造之间的乖离，与之相伴地可能发生信号品质的降低。作为原因一而举出因存在回流电流。例如，在图5中，在从控制器设备CTLDE经由布线LN2输出了DQ信号的情况下，随之产生的回流电流经由布线层L1、L3返回控制器设备CTLDE的接地电源电压GND用的外部端子PNc(GND)。同样地，从控制器设备CTLDE经由布线LN4输出了DQ信号的情况下，随之产生的回流电流经由布线层L3、L5返回控制器设备CTLDE的外部端子PNc(GND)及电源电压PWR用的外部端子PNc(PWR)。

例如，在图1的(a)的情况下，与存储设备DDRDE1～DDRDE4相应地设有128位(16字节)的DQ信号，与之相伴地，128位的量的回流电流返回控制器设备CTLDE。该128位的量的回流电流分别向对应的DQ信号的行进方向的相反方向流过，与之相伴地，回流电流从各个方向宽幅地返回至控制器设备CTLDE。在该宽幅地返回的回流电流迂回地返回至控制器设备CTLDE的情况下或者在没有被控制器设备CTLDE充分吸收的情况下，会发生布线间串扰的增大。因此，使用图6的(a)及图6的(b)的结构为有益的。

图6的(a)是表示图5中的控制器设备周边(区域AR2)的布线层L1的布局结构例的俯视图，图6的(b)是简化了图6的(a)的结构的示意图。控制器设备CTLDE具有配置成网格状的多个外部端子(凸块)PNc，与其相应地，在布线层L1中，如图6的(a)所示地也设置有网格状的凸块图案。这里，控制器设备CTLDE中的配置在最外周的外部端子的大部分(例如半数以上，优选7成以上)成为接地电源电压GND用的外部端子PNc(GND)。

与之相伴地，该外部端子PNc(GND)如图6的(a)及图6的(b)所示地经由对应的凸块图案而与设置在布线层L1中的接地层(L1(GND))电连接。像这样，通过将配置在控制器设备CTLDE的最外周的外部端子的大部分作为接地电源电压GND用的外部端子PNc(GND)，能够将接地层(L1(GND))的边界扩大到控制器设备CTLDE的安装区域的内侧。而且，能够宽幅地直接连接控制器设备CTLDE和布线层L1的接地层(L1(GND))。

而且，这里，如图6的(a)及图6的(b)所示，对于与该最外周的各外部端子PNc(GND)对应的各凸块图案，在该各凸块图案各自的极近位置处(紧邻处，附近)，设置有电连接布线层L1和布线层L3的连接柱V13。例如，该凸块图案(PNc(GND))和连接柱V13之间的距离是连接柱的直径的2倍以下。由此，能够宽幅地连接控制器设备CTLDE和布线层L3的接地层(L3(GND))。

其结果为，不使回流电流集中在特定的位置(换言之不迂回)，能够充分返回控制器设备CTLDE。即，伴随DQ信号的充放电电流产生的回流电流的大部分流过布线层L1、L3的各接地层(L1(GND)、L3(GND))。当使用图6的(a)及图6的(b)的结构时，该布线层L1、L3的回流电流均因低的接地阻抗而不集中在特定的位置，被控制器设备CTLDE充分吸收。

由此，串扰减少，在基于上述带状线构造的效果以外，还能够实现信号品质的进一步提高。此外，假设若回流电流返回的幅度窄，使得随之产生的回流电流集中于特定的位置，则该部分会成为共同电流路径(common current path)，成为串扰增大的原因。

以上，通过使用本实施方式1的电子器件，具有代表性地，能够实现信号品质的提高。

(实施方式2)

<布线基板的构造(应用例[1])>

图7的(a)及图7的(b)是表示在本发明的实施方式2的电子器件中，图1的(a)及图1的(b)的布线基板的主要部分的结构例，图7的(a)是表示布线层L2的结构例的俯视图，图7的(b)是表示布线层L4的结构例的俯视图。如图7的(a)所示，在布线层L2设置有包含12字节量的DQ信号用布线的数据布线LN2_DQ。另一方面，如图7的(b)所示，在布线层L4设置有包含共计4字节量的DQ信号用布线在内的数据布线LN41_DQ～LN44_DQ和分别与各存储设备DDRDE1～DDRDE4的控制端子PNm_CA(图2)连接的控制布线LN41_CA～LN44_CA。

这里，在上述图5的构造例中，布线层(电源布线层)L5成为供给有电源电压PWR的电源层(L5(PWR))。另外，如上所述，在利用布线LN4传送DQ信号时，回流电流流过布线层L3、L5。在布线层L5中流过的回流电流返回控制器设备CTLDE中的电源电压PWR用的外部端子PNc(PWR)，但通常，该外部端子PNc(PWR)比接地电源电压GND用的外部端子PNc(GND)的数量少。其结果为，就在布线层L5中流过的回流电流而言，容易发生回流电流的集中。

而且，在布线层L3、L5中流过的回流电流与在布线层L1、L3中流过的回流电流相比，经由多个连接柱而返回控制器设备CTLDE。连接柱不会成为带状线构造，另外包含较大的电感成分，因此，成为串扰增大的原因。由此，布线层L4(换言之，距离控制器设备CTLDE远的布线层)的数据布线LN41_DQ～LN44_DQ与布线层L2(距离控制器设备CTLDE近的布线层)的数据布线LN2_DQ相比，信号品质降低。

因此，考虑将全部数据布线设置在布线层L2。但是，这么做的话，布线层L2的布线密度变得过高，布线层L4的布线密度变得过低。具体来说，如图2及图3所示，全部存储设备DDRDE1～DDRDE4的数据布线包含128位的DQ信号和每个芯片共计12条的其他数据系统信号(每个字节有2个DQS信号及1个DMI信号)，共有176条。

另一方面，1个存储设备DDRDE的控制布线如图2及图3所示地包含12个CA信号、4个(前提为两存储区)的CS信号、4个CK信号、2个CKE信号和未图示的1个重置信号，共有23条。其结果为，全部存储设备DDRDE1～DDRDE4的控制布线共有92条。为了将它们平衡性良好地配置在2个布线层L2、L4，最好每个布线层各配置(176+92)/2＝134条。

像这样，当将全部数据布线配置在布线层L2时，不仅布线密度发生偏差，还可能因布线层L2的布线密度提高，导致布线间串扰增大。即，将全部数据布线配置在布线层L2不一定特性就是最佳的。因此，若考虑布线平衡，优选使用图7的(a)及图7的(b)所示的分配。

具体来说，布线层L2的数据布线LN2_DQ包含例如全体的3/4(96位(12字节))的DQ信号用布线和与之对应的36条数据系统信号用布线。另外，布线层L4的数据布线LN41_DQ～LN44_DQ包含例如全体的1/4(32位(4字节))的DQ信号用布线和与之对应的12条数据系统信号用布线，布线层L4的控制布线LN41_CA～LN44_CA包含全部92条布线。此外，控制布线与数据布线不同，不利用DDR而利用SDR动作，因此，与数据布线相比有时序余量，串扰的影响不大。由此，使用布线层L4。

图8是表示在使用了图7的(a)及图7的(b)的布线层的电子器件中，控制器设备和存储设备之间的连接关系的一例的示意图。图9是表示图8的控制器设备中的外部端子的配置结构例的概要图。如图9所示，控制器设备CTLDE具有分别与存储设备DDRDE1～DDEDE4电连接的外部端子区域PNAR1～PNAR4。外部端子区域PNAR1～PNAR4沿着控制器设备CTLDE的边按顺序连续地配置。这里，外部端子区域PNAR1～PNAR4被配置在1个长边(与图1的(a)的边S1相对的边)的整个区间和与其相交的2个短边(与图1的(a)的边S2、S4分别相对的边)的一部分区间。

外部端子区域PNAR1～PNAR4分别由沿控制器设备CTLDE的边按顺序连续地配置的3个外部端子组构成。配置在中间的外部端子组由控制端子PNc_CA构成，配置在其两侧的外部端子组分别由包含4字节量的DQ信号用端子的n条数据端子中的n/2条数据端子PNc_DQ构成。在该n/2条数据端子PNc_DQ中，包含2字节量的DQ信号用端子，严密来说，还包含与该2字节量的DQ信号用端子对应的DQS信号用端子及DMI信号用端子。

在图8中，存储设备DDRDE1～DDRDE4分别如图3所示地具有与信道A对应的上半部分的外部端子区域和与信道B对应的下半部分的外部端子区域。在上半部分的外部端子区域中，左半部分的外部端子区域包含下位1字节量的数据端子DQ_Al，右半部分的外部端子区域包含上位1字节量的数据端子DQ_Au。同样地，在下半部分的外部端子区域中，左半部分的外部端子区域包含下位1字节量的数据端子DQ_Bl，右半部分的外部端子区域包含上位1字节量的数据端子DQ_Bu。

在该情况下，存储设备DDRDE1～DDRDE3的数据端子DQ_Al、DQ_Au、存储设备DDRDE3的数据端子DQ_Bu、存储设备DDRDE4的数据端子DQ_Au、DQ_Bu相对地与控制器设备CTLDE之间的距离较远(成为远端配置)。另一方面，存储设备DDRDE1、DDRDE2的数据端子DQ_Bl、DQ_Bu、存储设备DDRDE3的数据端子DQ_Bl、存储设备DDRDE4的数据端子DQ_Al，DQ_Bl相对地与控制器设备CTLDE之间的距离较近(成为附近配置)。

一般来说，与控制器设备CTLDE之间的距离越远(即布线长度越长)，串扰等的信号品质越下降。因此，成为上述远端配置的共计9字节量的数据端子和控制器设备CTLDE的数据端子PNc_DQ之间的数据布线采用能够得到相对良好的信号品质的图7的(a)所示的布线层L2的数据布线LN2_DQ。另一方面，从成为上述附近配置的共计7字节量的数据端子中选择4字节量，该4字节量的数据端子和控制器设备CTLDE的数据端子PNc_DQ之间的数据布线采用图7的(b)所示的布线层L4的数据布线LN41_DQ～LN44_DQ。

在进行该4字节量的选择时，如图7的(b)及图8所示，以如下的配置方式作为条件：数据布线LN41_DQ～LN44_DQ不是2字节量连续地配置而是能够每隔1字节地插入控制布线LN41_CA～LN44_Ca的每一个地进行配置，在满足该条件的情况时，只要考虑布线的容易度来决定即可。即，若集中地大量配置动作率频繁的数据布线，则其成为一体从而可能会产生很大的串扰，通过将控制布线LN41_CA～LN44_CA夹在中间，能够减少这样的串扰。

在图8的例子中，作为该4字节量，选择存储设备DDRDE1的数据端子DQ_Bu、存储设备DDRDE3的数据端子DQ_Bl、存储设备DDRDE4的数据端子DQ_Al、DQ_Bl。成为附近配置的7字节量的数据端子中的除了该4字节量以外的剩余的3字节量采用图7的(a)所示的布线层L2的数据布线LN2_DQ。另外，为了容易实现图7的(b)及图8所示的控制布线及数据布线的配置，使用图9所示的控制器设备CTLDE的配置结构为有益的。

图10是表示使用了图8的结构的情况下的效果的一例的说明图。首先，在不采用本实施方式2的方式的情况下，如图10所示，因布线层L4导致串扰的最差值变大。例如，假设将图8中的远端配置的数据布线(DDRDE1的DQ_Al等)配置在布线层L4的情况。在该情况下，该布线层L4的数据布线的串扰成为以如下方式得到的大小：在不取决于布线层的位置而由构造引起产生的成分的基础上，加上取决于布线层的位置(L2或L4)的增大量和取决于布线长的增大(附近或远方)的增大量。其结果为，作为布线基板BD整体的串扰的最差值变大。

另一方面，在采用本实施方式2的方式时，布线层L2的数据布线LN2_DQ的串扰成为由布线层的构造引起产生的成分加上由布线长度的增大引起的增大量得到的大小。另外，布线层L4的数据布线LN41_DQ～LN44_DQ的串扰成为由布线层的构造引起产生的成分加上取决于布线层的位置的增大量得到的大小。其结果为，与不采用本实施方式2的方式的情况相比，能够减小作为布线基板BD整体的串扰的最差值。由于作为布线基板BD整体的信号品质是根据最差值决定的，所以通过采用本实施方式2的方式，能够实现信号品质的提高。

以上，通过使用本实施方式2的电子器件，具有代表性地，能够实现信号品质的提高。而且，通过并用实施方式1的方式，能够实现信号品质的进一步提高。即，如图6的(a)及图6的(b)所示，将图9所示的外部端子区域PNAR1～PNAR4中的最外周的外部端子PNc的大部分作为接地电源电压GND用的端子即可。

(实施方式3)

<布线基板的构造(应用例[2])>

图11的(a)是表示在本发明的实施方式3的电子器件中，图1的(a)及图1的(b)的布线基板中的布线层L3的主要部分的结构例的俯视图，图11的(b)是用于说明图11的(a)的效果的一例的剖视图。首先，如图11的(b)所示，存在如下情况：使用布线层L4的多个数据布线的一部分具有在布线层L2中延伸的数据布线(部分布线)LNP2(DQ)、在布线层L4中延伸的数据布线(部分布线)LNP4(DQ)、以及将该数据布线LNP2(DQ)、LNP4(DQ)电连接的连接柱V24(DQ)。

具体来说，例如为如下情况：在使用数据布线LNP2(DQ)引出控制器设备CTLDE的数据端子PNc_DQ之后，经由连接柱V24(DQ)使其向数据布线LNP4(DQ)移行。但是，在该情况下，如实施方式1中也说明的那样，在控制器设备CTLDE和存储设备DDRDE之间的大部分的区间中，使用了数据布线LNP4(DQ)。

在图11的(b)中，例如，在伴随来自控制器设备CTLDE的DQ信号，信号线电流If经由数据布线LNP2(DQ)流向连接柱V24(DQ)的情况下，与其相应地，回流电流Ir在截面方向上与信号线电流If的路径重合地在布线层L1、L3(即接地层)流过。同样地，经由连接柱V24(DQ)输入的信号线电流If在数据布线LNP4(DQ)中流过的情况下，与其相应地，回流电流Ir在布线层L3(详细来说还有布线层L5)中流过。

由此，在信号线电流If经由连接柱V24(DQ)向数据布线LNP4(DQ)流过时，在布线层L1流过的回流电流(例如电子电流)Ir失去去处，成为涡流电流。该状态在实质上成为使在布线层L1中流过的回流电流Ir不能充分返回控制器设备CTLDE的状态。另外，这样的涡流电流对其他信号造成影响，成为发生噪声的原因。

此外，在布线层L3中流过的回流电流Ir具有连续性，能够经由图6的(a)及图6的(b)所示的连接柱V13返回控制器设备CTLDE。但是，在图6的(a)及图6的(b)所示的结构中，与布线层L3相比，布线层L1的阻抗更低，因此，使布线层L1的回流电流Ir充分地返回控制器设备CTLDE很重要。

因此，如图11的(b)所示，靠近连接柱V24(DQ)地配置电连接布线层L1和布线层L3的连接柱V13(GND)。由此，在布线层L1中流过的回流电流Ir也能够得到连续性，能够防止涡流电流，并且能够使该回流电流Ir充分地返回控制器设备CTLDE。其结果为，能够实现信号品质的提高。

在图11的(a)的例子中，图11的(b)的连接柱V24(DQ)与连接布线层L2和布线层L3的连接柱V23(DQ)、以及连接布线层L3和布线层L4的连接柱V34(DQ)对应。在布线层L3中，该连接柱V23(DQ)、连接柱V34(DQ)配置在设置于接地层的焊盘内，在该焊盘的极近位置处(紧邻处，附近)配置有连接柱V13(GND)。例如，连接柱V13(GND)和连接柱V24(DQ)(V23(DQ)或V34(DQ))的距离为连接柱的直径的4倍以下等。此外，虽然没有特别限定，但连接柱焊盘的直径为100μm等，布线的最小线宽为25μm等。

以上，通过使用本实施方式3的电子器件，具有代表性地，能够实现信号品质的提高。另外，从设置这样的连接柱V13(GND)的观点出发，图7的(b)及图8所示的配置结构也是有益的。即，不密集地配置数据布线LN41_DQ～LN44_DQ，分别夹着控制布线LN41_CA～LN44_CA的每一个地进行配置，从而能够容易地确保设置这样的连接柱V13(GND)的空间。

(实施方式4)

<时序余量(timing margin)的改善>

在LPDDR4中，接收端波形的转换速率(slew rate)直接影响时序余量，从而管理时序余量是重要的。图12的(a)是表示基于JEDEC的DDR3等的时序规定的波形图，图12的(b)是表示与图12的(a)对比的LPDDR4的时序的波形图。在DDR3等中，规定了与转换速率相关的减额(derating)，即使加快转换速率，时序余量也不会增加。由此，在图12的(a)中，若超过作为基准的转换速率(1V/ns等)，转换速率在此之上也不再是重要的问题。

另一方面，在LPDDR4中，没有与转换速率相关的减额的规定。在该情况下，如图12的(b)所示，根据DQ信号波形达到ViH/ViL电平的时间，来决定时序余量Δtm，因此，若波动等固定，则转换速率越大，时序余量Δtm就越增大。由此，在使用LPDDR4的电子器件中，即使稍微增大转换速率也为有益的。

在本发明人等的研究中发现，转换速率不仅取决于驱动器的驱动能力，还取决于将控制器设备CTLDE和存储设备DDRDE连接的数据布线的阻抗。一般来说，最好将数据布线的阻抗设为与驱动器的驱动阻抗或终端电阻相同，实施阻抗匹配。但是，在实际的电子器件中，在接收端设备会因保护元件等而产生寄生容量。当设布线阻抗为Z0、设接收端容量为Ct时，该寄生容量的充放电时间大致取决于“Z0×Ct”，因此减小布线阻抗是重要的。

<布线基板的构造(应用例[3])>

图13是表示在本发明的实施方式4的电子器件中，布线基板的布线层L2中的主要部分的概要结构例的俯视图。如图13所示，布线层L2的数据布线LN2_DQ以布线宽度W1形成在控制器设备CTLDE的附近，在除了控制器设备CTLDE附近以外的部分中，以比布线宽度W1宽的布线宽度W2形成。此外，图13中的区域AR3与图7的(a)所示的区域AR3对应。

包含上述阻抗匹配在内进行研究的结果为，控制器设备CTLDE和存储设备DDRDE之间的布线阻抗(特性阻抗)优选设定成相对于驱动器的驱动阻抗及终端电阻值来说的20％左右的范围内低的阻抗。因此，如图13所示，数据布线LN2_DQ在控制器设备CTLDE附近的布线混合的区域中，以最小加工尺寸(例如W1＝25μm)形成，但在存储设备DDRDE附近，以例如W2＝50μm的布线宽度形成。在使用了W2＝50μm的布线宽度的情况下，相对于驱动器的驱动阻抗及终端电阻值为40Ω的情况，布线阻抗为37Ω。

以上，通过使用本实施方式3的电子器件，能够使时序余量增大，其结果为，能够实现信号品质的提高。此外，这里，将布线层L2的数据布线作为例子，但优选同样地也适用于布线层L4的数据布线。

(实施方式5)

<电子器件的概要结构(变形例)>

图14的(a)及图14的(b)是表示在本发明的实施方式5的电子器件中，其外形的概要结构例的俯视图。图14的(a)及图14的(b)所示的电子器件与图1的(a)的结构例相比，布线基板中的控制器设备CTLDE及存储设备DDRDE1～DDRDE4的搭载位置不同。

在图14的(a)中，在布线基板BD1的中央附近配置有控制器设备CTLDE，以包围控制器设备CTLDE的1个长边和2个短边的方式配置有4个存储设备DDRDE1～DDRDE4。存储设备DDRDE2、DDRDE3沿着边S1并排配置，以长边与边S1并行的方式配置。存储设备DDRDE1沿着边S4与存储设备DDRDE2并排配置，以长边与边S4并行的方式配置。存储设备DDRDE4沿边S2与存储设备DDRDE3并排配置，以长边与边S2并行的方式配置。

另一方面，在图14的(b)中，在布线基板BD2的边S1这一侧共配置有4个存储设备DDRDE1～DDRDE4，在边S3这一侧配置有控制器设备CTLDE。存储设备DDRDE2、DDRDE3沿着边S1并排配置，以长边与边S1并行的方式配置。存储设备DDRDE1、DDRDE4分别沿着边S4、S2与存储设备DDRDE2，DDRDE3并排配置，以长边与边S1并行的方式配置。控制器设备CTLDE配置在边S3的中央附近。

本实施方式的电子器件不限于图1的(a)所示的配置结构，也可以使用图14的(a)及图14的(b)所示的配置结构。例如，在使用了图14的(a)的结构的情况下，控制器设备CTLDE和各存储设备DDRDE1～DDRDE4之间的布线路径不易重复，还容易实现布线长度的均一化。另外，能够确保区域AR4具有空闲空间，还能够在这里安装其他的部件。

但是，在使用了图14的(a)的结构的情况下，由于控制器设备CTLDE和各存储设备DDRDE1～DDRDE4之间的距离近，所以容易发生热量的回流，散热设计变得困难。另外，在将控制器设备CTLDE倒装芯片连接在布线基板BD1之后，需要进行助焊剂清洗，但此时的清洗液的水流的确保可能变得困难。即，如图14的(a)所示，在从边S3的方向流入清洗液的情况下，清洗液难以到达分别与边S1、S2、S4相对的控制器设备CTLDE的各边。

另外，在使用了图14的(b)的结构的情况下，由于存储设备DDRDE1～DDRDE4的安装区域和控制器设备CTLDE的安装区域被明确地分离，所以实现了散热设计的容易化。但是，由于产生控制器设备CTLDE和各存储设备DDRDE1～DDRDE4之间的布线路径重复的区域(图14的(b)的区域AR5)，所以在该区域中，可能导致布线的复杂化和电气特性(信号品质)的降低。另外，由于控制器设备CTLDE和边S3的距离近，所以与图1的(b)的外部端子PNs连接的布线的拉绕和电气特性的确保可能变得困难。

另一方面，在使用图1的(a)的配置结构时，能够实现产生上述优点并且消除了缺点这样的平衡性良好的结构。具体来说，由于控制器设备CTLDE和各存储设备DDRDE1～DDRDE4之间的布线路径不易重合，所以能够实现布线的容易化和电气特性(信号品质)的提高。另外，散热设计也变得容易，助焊剂清洗的水流也能够充分地确保。而且，与图1的(b)的外部端子PNs连接的布线的拉绕和电气特性的确保也变得容易。从这样的观点出发，也可以使用图14的(a)及图14的(b)所示的配置结构，但更优选使用图1的(a)的配置结构。

以上，基于实施方式具体说明了本发明人研发的发明，但本发明不限于所述实施方式，在不脱离其主旨的范围内能够进行各种变更。例如，上述实施方式是为了易于理解本发明而详细地进行了说明，并不必须限定于具有所说明的全部结构的方案。另外，能够将某实施方式的结构的一部分置换成其他实施方式的结构，另外，还能够将其他实施方式的结构加入某实施方式的结构。另外，针对各实施方式的结构的一部分，能够进行其他结构的追加、删除、置换。

例如，这里，以LPDDR4的存储设备DDRDE为例，但不必须限定于此，尤其是只要是高速的存储设备DDRDE，则能够同样地适用并得到同样的效果。