用于源同步信息传送的装置和关联方法与流程

本申请是于2013年1月16日进入中国国家阶段的、PCT国际申请号为PCT/US2011/038654(国家申请号：201180035143.0)、名称为“用于源同步信息传送的装置和关联方法”的PCT申请的分案申请。

技术领域

公开的概念主要地涉及电子电路，并且更具体地涉及用于源同步信息传送的装置和关联方法。

背景技术：

随着朝着更多信息的趋势已经继续，电子电路已经演变成提供一种用于传达、处理和传送信息的方式。随着电路的开发，已经开发关联数据或者信息传送技术或者标准，诸如源同步通信。

源同步通信标准实现在设备之间的高速数据传送。板偏斜(board skew)和延迟变化/不确定性使得相对难以用单个中心板时钟或者甚至用大量数据位转发的单个时钟完成同步传送。因而将大型数据中心划分成小的位组，并且与相应数据一起转发与每个位组关联的时钟或者选通。在这一方案中假设板偏斜和延迟变化将影响时钟/选通和每组中的数据位二者，因而时钟/选通可靠地用来捕获相应数据。

技术实现要素：

更具体而言，公开的概念提供用于成功提供电子设备或者电路、逻辑器件或者电路或者系统中的源同步通信的装置和方法。在一个示例实施例中，一种装置包括耦合到电子设备的接口电路。接口电路使用选通信号来提供与电子设备的源同步通信。接口电路被配置成门控选通信号以便与电子设备成功通信。

在另一示例实施例中，一种电子装置包括电子设备和耦合到电子设备的接口电路。电子设备使用选通信号以源同步方式通信。接口电路接收选通信号并且门控选通信号以提供经门控的选通信号以便增加与电子设备的通信的可靠性。

在又一示例实施例中，一种提供逻辑电路中的源同步通信的方法包括接收选通信号。该方法还包括门控选通信号以便成功提供源同步通信。

附图说明

附图仅图示示例实施例、因此不应视为限制它的范围。受益于本公开内容的本领域普通技术人员理解公开的概念本身应用于其它同等有效实施例。在附图中，多幅图中所用相同标号表示相同、相似或者等效功能、部件或者块。

图1示出了根据一个示例实施例的用于信息传送的电路布置的简化框图。

图2图示了数字电路的用于接收信息或者数据的部分的简化框图。

图3描绘了根据一个示例实施例的用于信息传送的系统的简化框图。

图4图示了用于双数据速率源同步应用的典型选通数据关系。

图5示出了用于门控选通信号的常规电路。

图6描绘了用于图5的电路的时序图。

图7图示了根据一个示例实施例的具有改进时序的电路的简化框图。

图8示出了具有改进时序的寄存器的一个示例实施例的简化框图。

图9描绘了用于图7的电路的示例时序图。

图10图示了用于图7的电路的另一示例时序图。

图11示出了用于提高图7的电路的性能的电路。

图12描绘了根据一个示例实施例的具有改进时序的电路的简化框图。

图13图示了根据一个示例实施例的旁路电路的简化示意图。

图14示出了用于图12的电路的示例时序图。

图15描绘了示例时序图，该示例时序图图示了非理想门控的DQS波形。

图16图示了根据一个示例实施例的用于处理信息或者数据的电路的简化框图。

图17描绘了根据一个示例实施例的具有改进时序的电路的简化框图。

图18示出了用于图17的电路的示例时序图。

具体实施方式

公开的概念主要地涉及信息或者数据传送技术和电路。更具体而言，公开的概念提供用于在选通信号进入三态条件之前(例如在后同步码期间)在相对严密或者狭窄时序窗中成功门控信号并且在需要信号之前(例如在前同步码期间)去门控选通的技术和电路。换而言之，根据公开的概念的装置和方法有助于恰当门控非自由运行选通以在选通信号进入三态时消除假信号。恰当门控选通信号又有助于恰当操作现代接口电路，这些接口电路依赖于选通信号进行源同步捕获，因为选通信号中的寄生假信号可能不利地影响成功捕获和重新同步。

公开的概念的一个方面涉及应对缩减的前同步码和周期时间，这些缩减的前同步码和周期时间随着操作速度增加并且时序容差减少而使门控信号的校准相对有挑战性。公开的概念的另一方面用于采样传入选通信号以允许每个选通的运行时间跟踪的电路和有关技术以及分析方法和校准/跟踪算法。公开的概念的又一方面涉及支持使转变“停用”时间最小化或者减少的多个列(rank)。

图1示出了根据一个示例实施例的用于信息传送的包括接口电路100的电路布置的简化框图。接口电路100包括经由(例如用于控制、数据和状态信号的)通信信号线106耦合到接口或者数字电路104的物理接口电路(PHY)102。

如本领域普通技术人员理解的那样，物理接口电路102可以包括缓冲器、模拟电路等。物理接口电路102可以与其它电路(未明示)通信以交换或者传达信息。

在一些示例实施例中，数字电路104可以包括广泛的多种电路。如希望的那样并且根据用于给定的实施方式的应用或者规范，例子包括缓冲器、寄存器、移位寄存器、触发器等。

在所示实施例中，物理接口电路102可以经由选通信号线108和数据信号线110与其它电路(例如芯片或者IC内的电路或者一般为电子设备或者电路或者系统)传达信息或者数据。经由选通信号线108传达的选通(DQS)信号用来捕获传达的数据或者信息。更具体而言，DQS信号用来可靠地采样数据(DQ)110线以接收数据。

图2示出了物理接口电路102的用于接收信息或者数据的部分的简化框图。电路包括响应于DQS信号捕获数据的捕获寄存器。更具体而言，寄存器(一般为存储设备)120经由数据信号线110接收数据并且经由选通信号线108接收DQS信号。响应于DQS信号，寄存器120捕获经由数据信号线110传达的数据。

注意，数据或者信息的源(例如存储器)驱动DQS信号。当未被驱动时，DQS信号可以是中间状态。因而应当门控DQS信号使得它在已知状态中。另外注意，如从对公开的概念的描述中受益的本领域普通技术人员理解的那样，物理接口电路102可以包括可以先于寄存器120的未明示的其它电路，例如校准电路。

图3描绘了根据一个示例实施例的用于信息传送的系统130的简化框图。接口电路100耦合到存储器122(或者如希望的那样耦合到信息或者数据的其它源或者目的地)。接口电路100可以经由命令信号线或者互连134向存储器122传达命令位。命令位可以命令或者使存储器122执行所需任务，例如读取、写入或者刷新操作。接口电路100经由时钟信号线或者互连136提供用于命令位的时钟信号。

接口电路100也经由选通信号线或者互连108和数据信号线或者互连110耦合到存储器122。通过使用这些信号线，接口电路100可以如上文描述的那样传达去往/来自存储器122的DQS信号和数据或者信息。在一些实施例中，当存储器122编译或者响应于经由命令信号线134向它传达的命令或者操作时，DQS信号可以在三态状况或者状态中。

在常规方式中，同步到多个时钟/选通的数据经常被同步到接收设备中的单个时钟，以有助于对接收的所有数据的数据处理。有已经用来实现这一结果的一些已知方式。一种方式使用输入数据路径上的运行时间可控延迟链以如必需的那样延迟数据，因此可以按照接收设备中的单个时钟捕获它。

为了实现这一结果，算出在传入数据与接收设备中的时钟之间的相位关系。这可以在组的基础(数据位和关联时钟/选通)上通过用接收设备中的时钟采样时钟/选通的不同延迟版本来完成。使用该信息，可以适当延迟数据以有助于可靠捕获。注意，这一方式使用硬件支持动态延迟校准，以针对过程/电压/温度变化调整延迟；如果进行调整不能快到足以应对高频变化，则这一方式包括时序裕度瞬时；并且这一方式在用于保持数据捕获可靠并且保证对准所有数据的控制器逻辑中造成复杂性。

在另一方式中，可以调整接收设备内的时钟，使得可以从时钟/选通域向接收设备时钟域可靠传送数据。可能难以确定接收设备内的将在高速度与所有时钟/选通域相配的单个时钟相位。

在又一常规方式中，从存储器设备返回的选通用来执行源同步数据的初始捕获并且钟控用来将数据重新同步到接收设备时钟域中的异步FIFO的写入侧。为了将非自由运行选通(在DDR接口中称为DQS)成功用于捕获并且用于钟控异步FIFO的写入侧，如果选通变成三态和/或当选通变成三态时应当门控选通。这样做防止寄生(spurious)选通沿向捕获电路和异步FIFO发送。

公开有助于在现代和将来设备(例如存储器设备)运行的高频率成功门控选通的若干技术和电路。为了提供用于这些概念的附加背景，提供对源同步通信技术的简要描述。

一些源同步通信标准(例如双数据速率(DDR))未与数据一起传达或者提供自由运行时钟。实际上，这样的标准或者技术使用在发送数据时切换的DQS信号。

图4图示了用于DDR源同步应用的典型选通数据(DQS-DQ)关系。DQS信号的状态或者电平改变指示何时捕获从源向目的地发送的数据。注意在例如如图中所示DDR传送中，DQS信号的两个沿用来捕获数据(在适当移位DQS信号之后)。

如上文所言，在一些基于选通的应用中，DQS信号可以在未读取或者写入数据时变成三态。通常，在那些情况下，应当在将选通直接用于数据或者信息捕获和重新同步操作之前整理或者处理选通。

一种用于这样做的常规技术包括在选通钟控集成电路中的逻辑(例如可编程逻辑器件(PLD))之前门控选通。为了门控选通，可以使用专门设计的电路以有利地对何时应用门控进行定时。用于这样做的电路为本领域普通技术人员所知。图5示出了这样的电路。

图5中的电路150的结构和操作为本领域普通技术人员所知，因此这里未具体加以描述。简言之，向使能脉冲移位电路152的输入提供的使能脉冲在选通(DQS)信号的预计活跃时段期间处于逻辑高状态。使能脉冲的上升沿(优选地使用使能脉冲移位电路152)被定时成与选通的前同步码时间(选通在从三态转变之后、在它开始发脉冲之前处于逻辑低状态的时间)对准。经过检测器154(寄存器154的异步重置输入)的无阻路径有助于这一点。

使能脉冲的下降沿被定时成出现于DQS信号的最后活跃周期中(下降沿到下降沿)，从而线108上的DQS信号的最后下降沿在选通的后同步码时间期间(选通在向三态转变之前、在它完成发脉冲之后处于低状态的时间)触发NAND门158的门控。寄存器154有助于这一操作。

NAND门156在未使用门控特征时(在原始DQS信号应当经过电路150直通时)是可选转接关断(tie-off)的。图6描绘了用于图5的电路150的波形。更具体而言，图6示出了使能脉冲移位电路152的、关于原始DQS信号的输出信号的时序。“T”是指时钟时段，例如DQS信号的时段。对于所示例子，前同步码区间是时钟时段的0.9，而前同步码区间占用时钟时段的0.3。

电路150使用异步使能和同步禁用以使定时关闭更容易。异步使能和异步禁用将具有更严密时序窗，因为DQS使能脉冲的下降沿将必须置于0.3T窗内，以在DQS进入三态之前成功门控DQS。

在相对低频时，电路150令人满意地操作。忽略传入原始DQS信号中的占空比失真，获得将DQS使能脉冲置于其内的几乎全时钟周期(0.9T)的窗。在实践中，在占空比失真比如为±12％时，可以获得约为0.76T的窗。注意，更小(约10％)的前同步码窗比受占空比失真影响的下降沿到下降沿的窗更少限制。在相对高频时，电路150中的缺点变得更明显。

为了改进信息或者数据的源同步通信，公开的概念的一个方面涉及增加电路必须对DQS信号脉冲串列的最后下降沿做出反应的时间量以便在后同步码窗中成功门控DQS信号。公开的概念的另一方面涉及将DQS使能脉冲的上升沿和下降沿有效置于它们的相应时序窗中(注意，电路150赋予仅一个自由度来放置它们的沿)。

也应当考虑由于影响延迟的温度和电压变化所致的DQS信号将何时到来的不确定性，以便最大化时序裕度。前同步码时间(在所示例子中为0.9T)随着周期时间缩减而变得对电路150的操作更多限制。公开的概念的一个方面涉及用于改进该时序窗的电路和技术。

另外应当考虑由于比如温度和电压变化这样的影响所致的原始DQS信号到达时间变化。此外，应当考虑由于与多个列的设备(例如存储器设备)的源同步通信所致的原始DQS数据到达时间差异，以便实现关于所有设备的稳健操作。公开的概念的一个方面涉及考虑这些差异的电路和技术。

对于下文描述的示例分析，不失一般性，假设门延迟约为50ps、反相器具有约40ps的延迟，而传输门延迟约为10ps。然而如本领域普通技术人员理解的那样，假设的延迟数字仅为示例，并且可以如希望的那样使用其它值而不失一般性。

参照电路150，考虑电路中的路径162，即从寄存器154的重置输入到NAND门156的一个输入、到NAND门156的输出、到NAND门158的一个输入、到NAND门158的输出、经过反相器160并且向寄存器154的时钟输入返回的路径。可以使用这一路径以分析是否可以在前同步码窗中成功门控DQS信号。

更具体而言，门控事件由原始DQS信号的下降沿触发，该原始DQS信号在由NAND门158和反相器160延迟之后钟控寄存器150(见图5)。寄存器154和NAND门156的时钟到输出(TCO)延迟在门控信号到达NAND门158之前添加更多的延迟，该NAND门158执行原始DQS信号的门控。路径162中的延迟应当约为两个门延迟(NAND门156和NAND门158)、一个反相器延迟(反相器160)和寄存器154的TCO延迟或者粗略地为六个反相器延迟和一个传输门延迟(时钟反转/缓冲的近似延迟、锁存延迟和输出缓冲延迟)。

换而言之，总延迟总计为约390ps(即，{(2x 50ps)+(1x 40ps)+[(6x 40ps)+(1x 10ps)]}))。然而，该延迟可能在一些境况中证实不充足。例如，考虑具有800MHz的时钟频率(1,250ps的时钟时段或者T)的存储器接口。对于这样的存储器接口，前同步码时间为1250ps的0.3(即0.3T)或者约为375ps。随着时钟频率增加，时序窗变得更严密。例如在1GHz(1000ps时钟时段)的情形中，假设后同步码时间保持为时钟时段的0.3，并且后同步码时间将仅为300ps，这是相对狭窄的时间窗。

图7图示了根据一个示例实施例的具有改进时序的电路180的简化框图。原始(即未移位)使能信号驱动反相器184的输入。反相器184的输出耦合到NAND门182的一个输入。

配置或者控制位(例如来自FPGA中的配置存储器的配置位)如希望的那样驱动NAND门182的第二输入。配置位或者控制位如希望的那样允许附加控制使能脉冲移位电路152的和电路180的操作。

NAND门182的输出驱动使能脉冲移位电路152的输入，即提供使能或者门控信号。使能脉冲移位电路152的、标注为“S_ENABLE”的输出(即原始使能信号的可选移位版本)经由信号线或者互连188驱动寄存器154的异步设置输入。寄存器154的数据(Q)输出驱动NAND门158的一个输入。原始DQS信号驱动NAND门158的另一输入。反相器160反转AND门158的输出信号，并且提供经门控的DQS或者选通信号。

注意，为了改进时序，原始DQS信号钟控寄存器154。假设用于各种电路部件的延迟与上文提供的延迟相同，路径186的延迟应当被改进约140ps。注意，向寄存器馈给的时钟信号可以在电路180的操作期间进入三态状态或者“有假信号(glitchy)”(经历假信号)。当原始DQS未处于三态状况中时，应当确立寄存器154的设置输入。注意，当确立设置输入时(由于寄存器154的设置输入的异步性质而)忽略时钟信号。

当去确立寄存器154的设置输入时，原始DQS的下一下降沿应当触发DQS信号的门控。注意随后有效忽略原始DQS信号的附加切换。换而言之，由于寄存器154的D输入耦合到电路接地(例如V_ss)，所以原始DQS信号的附加切换仅造成向寄存器154中钟控逻辑低(接地电平)信号。

可以通过改进或者优化寄存器154的TCO延迟来改进电路180的时序。图8示出了具有改进时序的寄存器154的一个示例实施例的简化框图。如根据图8中所示实施例实施的寄存器154具有粗略为五个反相器延迟和一个传输延迟的TCO延迟(即使用上文进行的延迟假设约为210ps)

寄存器154接收原始DQS信号，并且使用反相器192和194来生成内部时钟信号(CLK)及其补码(nCLK)。时钟信号及其补码控制传输门208、210、212和214的操作。

在所示实施例中，寄存器154的数据输入耦合到接地(例如V_ss)。传输门214将数据输入耦合到NOR门198。反相器196和传输门212提供用于向NOR门198的输入之一反馈NOR门198的输出的机构。信号S_ENABLE(移位的使能信号；见图7)驱动NOR门198的另一输入。

NOR门198的输出经由传输门210和反相器206驱动NOR门200的输入。传输门208提供用于向NOR门200的输入之一反馈NOR门200的输出的机构。信号S_ENABLE驱动NOR门200的另一输入。

反相器206的输出经由反相器202和204驱动寄存器154的Q输出。反相器202和204可以充当缓冲器并且调控反相器206的输出信号。注意根据所需规范或者性能，可以在一些实施例中省略反相器202和204。

为了进一步改进数据或者信息通信，公开的概念的另一方面涉及使能脉冲和原始DQS的相对定时。那些信号的恰当相对定时有助于去门控(ungate)(移位的使能信号S_ENABLE的上升沿)和门控(移位的使能信号S_ENABLE的下降沿)事件在NAND门158的成功出现。

更具体而言，应当布置信号使得有在S_ENABLE信号到达寄存器154的设置输入与原始DQS信号到达NAND门158的输入之一之间的适当关系。为了分析去门控事件，假设NAND门158具有如下有效时间段或者窗(与寄存器设立/保持时间TSU/TH相似)，在该时间段或者窗以外，一个输入应当转变以免影响另一输入的转变，并且不允许假信号通过NAND门158。例如，如果NAND门158的使能输入在该窗以外转变，则DOS路径的时序将不受影响，并且无原始DQS假信号将通过NAND门158。

为了去门控事件成功出现，DQS使能脉冲(S_ENABLE)的上升沿应当在原始DQS信号到达NAND门158的输入之前的多于约205ps到达寄存器154的设置输入。这一数字假设NAND门158的有效时间段或者窗(“TSU”)为门延迟的一半(或者约25ps)。206ps也归因于假设寄存器154的TCO是一个门延迟(50ps)、三个反相器延迟(120ps)和一个传输门延迟(10ps)或者约180ps的总TCO。

假设用于在NAND门158的输入保持输入稳定以防止假信号通过的时间段(与保持事件TH相似)为零，DQS使能脉冲(S_ENABLE)的上升沿应当在原始DQS信号在前同步码中从三态改变成逻辑低之前的180ps之后到达寄存器154的设置输入。图9图示了用于这一例子的时序关系。

反言之，为了门控事件成功出现，DOS使能脉冲的下降沿应当在原始DQS信号的最后下降沿之前的多于约10ps到达寄存器154的设置输入。这一数字假设寄存器154的设置时间(TSU)是一个门延迟和一个反相器延迟(为了信号绕着锁存器行进)。然而时钟信号由两个反相器延迟用于缓冲，因此总TSU是一个门延迟加上一个反相器延迟、但是减去两个反相器延迟，这近似为10ps。

DQS使能脉冲(S_ENABLE)的下降沿应当在原始DQS信号的第二到最后下降沿之后的多于约90ps到达寄存器154的设置输入。这一数字基于用于关闭锁存器的时间(即两个反相器延迟和一个传输门延迟或者近似为90ps)。图10图示了时序关系。

与去门控和门控关联的失衡设置/保持窗可能使得相对难以发现用于DQS使能脉冲的适当或者所需相位。用于应对这一失衡的一种技术是延迟DQS使能脉冲的下降沿。图11示出了用于引入这一延迟的电路220。

如图11中所示，OR门224的一个输入接受DQS使能脉冲(S_ENABLE)。DQS使能脉冲也驱动缓冲器222的输入。缓冲器222的输出驱动OR门224的另一输入。DQS使能脉冲的上升沿在OR门224引入的延迟之后将OR门224的输出驱动成逻辑高。然而，DQS使能脉冲的下降沿在缓冲器222引入的延迟之后将OR门224的两个输入驱动成逻辑低。因此，电路220相对于上升沿延迟DQS使能脉冲的下降沿。

也可以引入电路220以处理或者延迟寄存器154的输出信号。电路可以有用于在使能脉冲到达NAND门158之前扩展或者加宽它。注意，如果原始DQS信号在由NAND门158门控之前被延迟，则这一技术通常有帮助。

在另一示例实施例中，使用寄存器的快速(或者相对快速)旁路，使得去门控信号更快或更迅速地到达NAND门158，因此改进时序。图12示出了使用这样的电路以改进时序的电路240。电路240有效对准两个窗(图9-图10中所示设立和保持窗)的时序以改进总时序。

电路240具有与电路180(见图7)相似的结构。然而电路240引入在使能脉冲移位电路152的输出与NAND门158的输入之间的OR门244，而不是用S_ENABLE信号驱动NAND门158。OR门244与NAND门158一起形成旁路电路242。

具体而言，当使能脉冲移位电路152的输出变成逻辑高时，它使OR门244的输出在一个门延迟之后向NAND门158的输入提供逻辑高信号。因此，在使能脉冲移位电路152的输出的逻辑高可以用更小延迟到达NAND门158而不是越过寄存器154。

以高效方式(即用相对小的传播延迟)实施旁路电路242可以改进时序。图13图示了根据一个示例实施例的旁路电路242的简化示意图。

原始DQS信号的逻辑高状态使经过258接通，并且与在寄存器154的D输出的逻辑高或者在使能脉冲移位电路152的输出的逻辑高组合可以下拉电路的输出。反言之，原始DQS信号的逻辑低状态或者寄存器154的D输出和使能脉冲移位电路152的输出的逻辑低状态的组合可以上拉输出。

对于图12中的实施例，如果DQS使能脉冲(S_ENABLE)的上升沿在原始DQS信号的上升沿之前的多于约25ps到达，则去门控将成功。DQS使能脉冲的上升沿可以在从三态向低转变之后的任何时间(即前同步码)到达。如果电路遵循上文描述的时序关系(例如见图10)，则门控将成功。图14提供示例时序图。注意应当偏置寄存器154以便创建与在前同步码期间的设立/保持窗(前同步码窗比全周期更短)对准的设立保持窗。

温度(例如操作环境温度、芯片或者裸片温度等)和电压(例如电源电压)变化也可能影响DQS信号的到达时间。在存储器接口的情况下，在存储器接口控制电路的温度和电压改变影响向存储器设备提供的时钟信号的时序。另外，在存储器设备的温度和电压改变以及接口的输入路径影响返回的DQS信号。

因而，如果系统在系统启动时基于原始DQS信号到达时间校准(例如通过移位向使能脉冲移位电路152提供的使能信号)DQS使能脉冲(S_ENABLE)，则可以在系统操作继续时次优地放置DQS使能脉冲。更具体而言，温度和/或电压变化可以“移动”DQS信号(改变它的相对相位或者时序)。因此可能负面地影响系统时序。

在原始DQS信号移动时跟踪它因此是有利的。可以通过添加采样寄存器以在DQS使能脉冲(S_ENABLE)的下降沿采样DQS信号的状态来这样做。来自该采样的信息可以用来确定如何调整DQS使能脉冲的相位以跟踪DQS信号的变化。换而言之，可以移位或者变化使能脉冲的相位以便将该信号的下降沿与原始DQS信号的最后上升沿进行对准。

运用这一概念的示例实施例可以使用单个寄存器，并且接口电路(例如存储器接口控制电路)可以在取得采样之后的若干周期检查采样的输出，以向采样寄存器给予用于解决任何亚稳性的时间。一个考虑是在做出决策以调整DQS使能脉冲的相位之前取得的采样数目。

在一些实施例中，假如跟踪的信号可以包括相对高的频率抖动，可以取得若干采样以有助于用充分精确性确定两个信号的相对时序，以避免进行不恰当或者不适当调整(例如在错误方向上的相位调整)。在这样的实施例中，可以选择在滤除相对高的频率变化(例如来自更高的频率变化的噪声)之时跟踪更低的频率变化。

在一些实施例中，可以设计电路使得它跟踪假设为具有给定或者指定速率的温度变化，诸如约1℃/s或者约0.1％延迟/s。在一些实施例中，可以在基于多数表决进行跟踪调整之前取得所需数目的采样(例如7,500个采样)，并且可以时常或者规律地(例如每秒)进行单个跟踪调整以有助于温度变化跟踪。

为了根据这些概念设计各种实施例，可以使用以下分析。假设原始DQS信号抖动具有均匀分布，单个采样将指示跟踪应当移回至理想位置的概率是(δ+Δ/2)/Δ，其中Δ代表抖动分布的宽度，并且δ表示从最优点的当前距离。

如果在基于多数表决(majority vote)判决哪个方向移动(调整相位或者时序)DQS使能脉冲之前执行N个采样，则下式1给出信号朝着理想位置移动的概率：

P(朝着理想位置移动)＝

∑_i＝N/2+1toN(C(i,N)x((δ+Δ/2)/Δ)ⁱx(1-(δ+Δ/2)/Δ)^Ν-i) (1)

在上式(1)中，C(,)代表如下函数，该函数返回可以从N项的集合选择i项的方式的数目。根据式1可以确定在δ_max与N之间的关系，从而如果例如每秒重复算法，则它将很少(或者相对不频繁)朝着理想位置移动失败，例如每100000年少于一次。

在该情况下，δ_max代表从理想位置的最大漂移。作为一个例子，如果选择N为7,500，则最大漂移将相对于抖动分布的宽度从理想位置离开少于近似5％。作为另一例子，如果选择N为1,500，则最大漂移将相对于抖动分布的宽度从理想位置离开少于近似10％。

注意，也可以有利地运用用于实现基于采样的跟踪的替代实施例。例如在一些实施例中，可以寻求采样的阈值分部(fraction)以同意在给定的方向上移动原始DQS信号，而不是使用多数表决。例如，如果所有采样同意移动方向，则可以移动信号。

在一些实施例中，在上次调整之前取得的采样可以被包含于当前调整判决中或者在当前调整判决中发挥作用。通常基于那些样本的陈化、自从取得那些样本起进行的调整的数目和量值或者二者来折算在来自在最后采样调整之前的采样的信息。类似地，可以基于采样的陈化来折算自从上次调整起取得的采样。

在其它一些实施例中，可以通过使用延迟链的多个抽头(例如馈给多个采样寄存器)来取得在时间上略微偏移的多个采样。这样，可以基于取得的采样和在它们之间的间距的知识来更好地判断距理想位置的距离。这一技术可以用来帮助确定待应用的调整，并且有助于在进行调整之后重新解释先前采样。

例如，如果采样指示两个步进而不是一个步进的调整(在离散步进中完成这一例子中的调整)将有利于到达理想位置，则可以选择进行该调整。一旦进行调整，然后可以重新解释取得的所有先前采样以反映两个步进的该位置改变。例如在一个示例实施例中，假如做出理想调整，则取得的所有先前采样现在应当指示当前无需改变。

在一些实施例中，多个采样(无论来自若干寄存器还是随时间来自单个寄存器)也可以用来估计抖动分布的宽度和形状。这一技术可以用来评估初始设计假设是否有效。

假如从选通信号取得采样，采样事件可以利用实际系统活动。例如，在存储器接口的情况下，可以在原始DQS信号在系统请求的读取操作期间切换时取得采样。如果未执行读取操作持续一段时间，则存储器接口控制电路可以中断系统或者主机处理器以执行采样操作(即伪或者非必需操作)，从而随时间取得恰当数目的采样。

这一方案与用来请求存储器设备刷新和输入/输出阻抗校准的中断相似。在一些实施例中，可以例如请求多于所需或者指定数目的刷新。可以“劫持(hijack)”那些刷新请求中的一些刷新请求以执行所需“采样”读取(即附加刷新请求可以用来在刷新操作可能已经正常出现的时间期间执行采样操作)。

公开的概念的另一方面涉及扩展前同步码窗。典型前同步码(诸如0.9T)经常比理想同步码更短。通过扩展该时序窗，可以提高总时序裕度。例如可以通过基于在前同步码期间加载的“剩余突发长度”计数触发门控来消除门控操作的时序要求或者规范。可以使用与选通信号本身或者选通信号的延迟版本同步运行的电路来更新计数。注意，这一类型的电路在可以改进有效前同步码时序窗的情形中有益。

一种用于改进前同步码时序窗的方式是通过延迟选通信号(原始DQS信号)来人为延伸前同步码时间。在一些实施例中，可以出于其它目的通过“弯曲(warp)”在用来延迟选通信号的电路周围(即使用电路)的门控电路来产生经延迟的选通。“去门控”经延迟的选通信号可以基于原有的原始未延迟选通信号和去门控信号的时序而出现。

具体而言，在一些实施例中，可以通过执行未延迟的选通信号和DQS使能(去门控)信号的逻辑AND操作来生成“触发”脉冲。这一“触发”脉冲的上升沿可以用来去门控延迟的DQS信号。只要“触发”脉冲不是太小(小到它被过滤或者消除或者去除的程度)，则延伸的前同步码(原有前同步码和DOS信号的逻辑高脉冲的某一部分)赋予DQS使能(去选通)信号可以使用或者以之为目标的更大时序窗。

注意，如果DQS信号的额外延迟降低系统中的别处的时序裕度，则DQS信号的额外延迟可能代价高。例如额外延迟可能添加对在初始捕获之前的选通延迟的额外不确定性。这一考虑可能限制前同步码可以被延伸多少。

公开的概念的另一方面涉及去除经门控的DQS信号的寄生沿。在示例实施例中，如果太早去门控DQS，则可以通过后处理门控的DQS信号以去除或者消除任何寄生沿来延伸有效前同步码时序窗。在一些实施例中，在DQS信号用于初始捕获之后处理它以免失真或者延迟在初始捕获之前的理想选通。

该处理包括去除或者消除在由于太早去门控而致的未理想门控的DQS信号中的相应假信号。这一技术利用如下事实：在捕获寄存器下游的重新同步逻辑电路由DQS信号的下降沿触发，因此在向该电路发送的时钟信号中的占空比失真不应影响功能。

注意，捕获寄存器的输出可能由于早期去门控而变成早期或者更早地被破坏。然而，利用后处理的DQS信号的本地重新配准可以用来锁存捕获寄存器输出并且保持它持续一个或者多个周期。图15示出了非理想门控的DQS波形的例子，该例子图示了可能出现的相对短的假信号。

图16图示了根据一个示例实施例的用于处理信息或者数据的电路280的简化框图。更具体而言，电路280可以用于捕获、DQS后处理、重新配准数据或者信息。电路280可以如上文所言用来处置过早去门控的选通。

参照图16，电路280包括寄存器或者更一般为存储电路282、284、286、288和290。如从对公开的概念的描述中受益的本领域普通技术人员理解的那样，寄存器282、284和286处理并且去串行化输入数据。注意，DQS信号钟控寄存器282、284和286。

反相器292和294以及NAND门296形成用于去除或者消除假信号的电路(例如参见图15)。反相器292和294有效延迟向NAND门296的一个输入提供的DQS信号，并且向NAND门296的第二输入提供经延迟的信号。这一方案减少电路280受DOS信号中的相对短持续时间或者宽度的假信号或者脉冲的影响。

公开的概念的另一方面涉及使能脉冲的时序。更具体而言，可以考虑由于在单个总线上与多个设备通信所致的原始DQS信号到达时间的系统性差异。去往各种设备的不同印刷电路板(PCB)迹线延迟(或者其它电路或者互连延迟)(在两个方向上)以及不同的每个设备的时序特性影响时序裕度。

为了减轻对时序裕度的影响，可以存储每个列或者每个设备的使能脉冲移位规范或者值，并且可以根据在给定的时间点参与通信的设备有利地改变使能脉冲的时序。为了这样做，可以增强DQS门控电路，以基于从其发送下一或者后续DQS信号的相应列来配准并且更新适当相位设置。

图17示出了根据一个示例实施例的通过改变使能脉冲的时序来改进时序的电路310的简化框图。电路310包括与电路240(见图12)相同的电路部件或者单元中的一些电路部件或者单元。此外，电路310(见图17)包括寄存器320和322，这些寄存器用于存储去门控/门控相位设置以用于由使能脉冲移位电路152、用于提供DQS采样的寄存器318以及可选缓冲器312、314和316使用。

注意，使能脉冲移位电路152具有两个输出，即输出152A和输出152B。输出152A-152B允许分别单独控制门控和去门控，以有助于应对占空比失真。对从源(未明示)(例如存储器设备)发送的信号有影响的占空比失真可能移位门控时序窗。更具体而言，占空比失真可能相对于通过采样来跟踪的DQS信号和也关于DQS信号的上升沿而限定的前同步码来移位门控时序窗。(注意，关于DQS信号的下降沿对门控时序窗定时。)

可以如希望的那样以多种方式实施脉冲移位电路152。例如，在一些实施例中，可以实施使能脉冲移位电路152为延迟链，该延迟链基于分别经由寄存器320和322的输出320A和322A向它提供的设置将原始门控信号移位至所需相位(在针对门控和去门控设置中的每个设置而示出的例子中为7位宽，但是可以使用其它值)。

在一些实施例中，有益的是：如果电路的延迟随时间改变(通过物理机制，诸如偏置温度不稳定性(BTI))，则在使能脉冲移位电路内的上升和下降延迟改变在数值上相当或者接近相同或者相对接近。假如这些陈化效果通常视使用而定(例如接通的设备往往减缓而关断的设备往往恢复)，有利的是：如果贯穿使能脉冲移位电路的长期占空比接近50％，则所有设备经历相似使用。

一种用于实现这一点的方式是具有在使能脉冲移位电路的输入和输出的信号的可配置或者可编程反转(例如可编程缓冲器/反相器)。可以经由可编程反转电路(例如可编程缓冲器/反相器)定期激活和去激活信号的反转，从而平均占空比接近50％(或者均匀降级所希望或者适合的无论任何值)。控制器电路可以监视信号活动并且基于已经观测到多少逻辑高脉冲比对逻辑低脉冲活动来改变信号反转状态。

再次参照图17中所示实施例，使能脉冲移位电路152的输出152A-152B分别驱动可选缓冲器312以及可选缓冲器314和316。可以调谐缓冲器312、314和316以有助于关于彼此对准门控和去门控时序窗以及采样寄存器318的“采样”点。换而言之，可以基于寄存器154的设置/保持时间来调谐缓冲器312。类似地，可以基于寄存器318的设置/保持时间来调谐缓冲器314和316。

注意，在图17中所示示例实施例中，原始门控信号适于作为用于寄存器320和322的时钟信号。由于原始门控信号用来配准新相位设置，所以更新可以被“自定时”。换而言之，相位设置将足够早地更新，从而正确相移应用于第二操作或者后续操作，但是足够地晚，从而不影响用于第一或者更早操作的门控信号的后沿结束。

为了实现自定时，可以扩充在所示例子中在使能脉冲移位电路152(即NAND门182、反相器184或者二者)之前的有时称为转接关断电路的电路，以充分延迟原始门控信号，从而脉冲移位电路具有足够时间来基于新设置更新门控相位。在一些实施例中，如果使能脉冲移位电路152无假信号，则可以考虑可以选择的最早实际脉冲相位。如果使能脉冲移位电路152并非无假信号，则应当考虑最早可能脉冲相位(无论设置如何)，因为即使尚未有意选择该设置，仍然可以在设置更新操作经历假信号时暂时选择该设置。

类似地，在一些实施例中，可以考虑如果使能脉冲移位电路152无假信号则可以选择的最晚实际脉冲相位。如果使能脉冲移位电路152并非无假信号，则应当考虑最晚可能脉冲相位(无论设置如何)，因为即使尚未有意选择该设置，仍然可以在设置更新操作经历假信号时暂时选择该设置。

为了使用电路310，控制器(未明示)可以通过先计算门控事件来执行校准和跟踪。这将通过在尝试用于门控信号的不同相移之时执行校准数据操作(有时称为校准虚操作)(例如在存储器接口的情况下为读取操作)来完成。

如果下降沿太早出现，则电路将门控选通的后续沿并且数据将丢失。通过寻找这一条件，门控信号的下降沿可以正确置于由DQS信号的第二到最后周期的两个下降沿形成的时序窗的中心。可以通过将信号延迟一个周期或者通过从紧接在感兴趣的操作之后的后续操作寻找数据来发现DQS的最后周期。

随后，采样寄存器318可以用来在DQS信号的最后下降沿到下降沿周期期间相对DQS信号的上升沿微调门控信号的下降沿的放置。假如电路310和采样寄存器318中的去门控路径的相对时序恰当，这一技术应当提供相对好的去门控时序裕度，因为关于DQS信号的上升沿限定前同步码。

如果有多个存储器设备列待校准，则可以如希望的那样针对其它列重复这一过程。在系统操作期间，如上文讨论的那样，采样寄存器318可以用来偶尔或者定期或者时常采样传入DQS信号，从而寻找由于温度和/或电压变化所致的延迟改变。如果检测到这样的改变，则可以相应地调整门控和去门控信号以在操作期间维持良好或者提高的时序裕度。如果使用多个存储器设备列，则可以取得来自每个列的采样，因为列可以相互独立地随时间变化。

图18示出了用于电路310的示例时序图。注意时序图对应于如下系统：该系统使用至少两个存储器设备列，即列0和列1。另外注意，原始DQS信号包括在列0与列1的操作之间的标注为t₁的时间段。基于最小的列到列开关时间(t_RTRS)和DQS门控脉冲的半周期压缩，时间段t₁跨越2.5个时钟周期。

参照存储器设备或者系统描述一些示例实施例。然而那些例子仅构成示例应用而并非旨在于限制通过进行适当修改将公开的概念应用于其它类型的电路、子系统或者系统。那些修改落入从对公开的概念的描述中受益的本领域普通技术人员的知识和技能水平内。

参照附图，本领域普通技术人员将注意所示各种块可以主要描绘概念功能和信号流。实际电路实施方式可以包含或者可以未包含用于各种功能块的单独可标识硬件并且可以使用或者可以未使用所示特定电路。例如可以如希望的那样将各种块的功能组合到一个电路块中。另外，可以如希望的那样在若干电路块中实施单个块的功能。如从本公开内容的描述中受益的本领域普通技术人员理解的那样，电路实施方式的选择依赖于各种因素，诸如用于给定的实施方式的特定设计和性能规范。除了这里描述的修改和替代实施例之外，其它修改和替代实施例也将为受益于本公开内容的本领域普通技术人员所清楚。因而本描述向本领域技术人员传授实现公开的概念的方式并且将解释为仅为示例。

示出和描述的形式和实施例应当解释为示例实施例。本领域技术人员可以进行在部分的形状、尺寸和布置上的各种改变而未脱离本文中的公开的概念的范围。例如本领域技术人员可以用等效单元替换这里图示和描述的单元。另外，受益于本公开内容的本领域技术人员可以将公开的概念的某些特征独立于其它特征的使用来使用而未脱离公开的概念的范围。