Sram存储器的版图和形成存储器的方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种SRAM存储器的版图和形成存储器的方法。
【背景技术】
[0002]静态随机存储器(Static Random Access Memory, SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
[0003]随着半导体工艺技术的不断发展，工艺节点逐渐减小，多栅器件得到了广泛的关注，鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，被广泛应用于SRAM存储器的晶体管中，能够有效的提高SRAM存储器的性能。
[0004]SRAM存储器单元一般包括:两个PMOS晶体管，作为上拉晶体管；两个NMOS晶体管，作为下拉晶体管；两个NMOS晶体管，作为传输晶体管。
[0005]对于高性能的SRAM存储器中，上拉晶体管，下拉晶体管以及传输晶体管往往需要不同的驱动电流，以满足存储器的性能要求。由于晶体管的驱动电流与晶体管的沟道区域面积成正比，所以，在SRAM存储器中，通常通过调整不同晶体管的沟道面积调整驱动电流。而在现有技术中，在同一个SRAM存储单元中形成的鳍式场效应晶体管的鳍部尺寸以及栅极的尺寸是相同的，所以单个鳍部形成的晶体管具有相同的沟道面积，所以，为了提高晶体管的驱动电流，往往需要多个鳍部构成晶体管。
[0006]目前，针对不同性能要求的SRAM存储器，下拉晶体管、上拉晶体管以及传输晶体管各自需要不同数量的鳍部，针对不同的SRAM存储器需要单独设计版图，无法在不同结构的SRAM存储器制作过程中共享，并且，不同SRAM存储器单元面积也各不相同，需要占用更多的光罩面积，针对不同结构的存储器还需要采用不同结构的外围电路以及测试结构，这就导致现有不同的SRAM存储器的研发成本较高。
【发明内容】
[0007]本发明解决的问题是提供一种SRAM存储器的版图和形成存储器的方法，降低SRAM存储器的研发成本。
[0008]为解决上述问题，本发明提供一种SRAM存储器的版图，包括:第一版图，所述第一版图包括相邻的第一图形和第二图形，其中，第一图形包括NI个平行排列的第一鳍部图形，第二图形包括N2个平行排列的第二鳍部图形，且N2>N1，所述第一版图沿第一鳍部图形和第二鳍部图形的长度方向分为第一区域和第二区域，位于第一区域的第二鳍部图形对应于传输晶体管的鳍部，位于第二区域的第二鳍部图形对应于下拉晶体管的鳍部，位于第二区域的第一鳍部图形对应于上拉晶体管的鳍部，所述传输晶体管、下拉晶体管和上拉晶体管均为鳍式场效应晶体管；第二版图，包括两条平行排列的第一栅极图形和第二栅极图形，第一栅极图形适于形成传输晶体管的栅极，第二栅极图形适于形成下拉晶体管和上拉晶体管的栅极；第三版图，包括若干覆盖图形，所述覆盖图形与待形成SRAM存储器结构对应，其中，当上拉晶体管需要的鳍部数量为nl、下拉晶体管需要的鳍部数量为n2，传输晶体管需要的鳍部数量为n3时，所述覆盖图形适于覆盖位于第一区域的NI个第一鳍部图形、位于第一区域的N2-n3个第二鳍部图形、位于第二区域的N2-n2个第二鳍部图形、以及位于第二区域的Nl-nl个第一鳍部图形，被覆盖的第一鳍部图形和第二鳍部图形对应于需要被去除的鳍部。
[0009]可选的，第一鳍部图形的数量NI等于上拉晶体管需要的鳍部数量为nl。
[0010]可选的，第一鳍部图形数量NI为第二鳍部图形数量N2的3倍。
[0011]可选的，第一鳍部图形数量为1，第二鳍部图形数量为3。
[0012]可选的，下拉晶体管需要的鳍部数量n2范围为I?3，上拉晶体管需要的鳍部数量nl为I，传输晶体管需要的鳍部数量n3范围为I?3。
[0013]可选的，下拉晶体管需要的鳍部数量n2大于或等于传输晶体管需要的鳍部数量n3，传输晶体管需要的鳍部数量n3大于或第于上拉晶体管需要的鳍部数量nl。
[0014]可选的，所述第三版图内的覆盖图形适于覆盖远离第一鳍部图形一侧的第二鳍部图形。
[0015]可选的，当所述覆盖图形覆盖第二鳍部图形时，所述覆盖图形沿第二鳍部图形长度方向的边缘与未被覆盖的第二鳍部图形之间的距离为相邻第二鳍部图形之间的间距的1/4 ?3/4。
[0016]可选的，所述第一版图包括相邻的第一部分和第二部分，所述第一图形、第二图形位于第一部分内，所述第二部分内图形与第一部分内图形中心对称；所述第二版图包括相邻的第三部分和第四部分，所述第一栅极图形和第二栅极图形位于第三部分内，所述第四部分内的图形与第三部分内图形中心对称；所述第三版图包括第五部分和第六部分，所述覆盖图形位于第五部分内，所述第六部分内图形与第五部分内图形中心对称。
[0017]本发明还提供一种采用SRAM存储器的版图形成存储器的方法，包括:提供SRAM存储器的版图，所述版图包括:第一版图，所述第一版图包括相邻的第一图形和第二图形，其中，第一图形包括NI个平行排列的第一鳍部图形，第二图形包括N2个平行排列的第二鳍部图形，且N2>N1，所述第一版图沿第一鳍部图形和第二鳍部图形的长度方向分为第一区域和第二区域，位于第一区域的第二鳍部图形对应于传输晶体管的鳍部，位于第二区域的第二鳍部图形对应于下拉晶体管的鳍部，位于第二区域的第一鳍部图对应于上拉晶体管的鳍部，所述传输晶体管、下拉晶体管和上拉晶体管均为鳍式场效应晶体管、第二版图，包括两条平行排列的第一栅极图形和第二栅极图形，第一栅极图形适于形成传输晶体管的栅极，第二栅极图形适于形成下拉晶体管和上拉晶体管的栅极、第三版图，包括若干覆盖图形，所述覆盖图形与待形成SRAM存储器结构对应，其中，当上拉晶体管需要的鳍部数量为nl、下拉晶体管需要的鳍部数量为n2，传输晶体管需要的鳍部数量为n3时，所述覆盖图形适于覆盖第一区域的NI个第一鳍部图形、位于第一区域的N2-n3个第二鳍部图形、位于第二区域的N2-n2个第二鳍部图形、以及位于第二区域的Nl-nl个第一鳍部图形，被覆盖的第一鳍部图形和第二鳍部图形对应于需要被去除的鳍部；提供半导体衬底；采用第一版图图形，在半导体衬底上形成NI个平行排列的第一鳍部和N2个平行排列的第二鳍部，所述第一鳍部对应于第一版图内的第一鳍部图形，所述第二鳍部对应于第一版图内的第二鳍部图形，所述半导体衬底包括第三区域和第四区域，所述第三区域对应于第一版图的第一区域，所述半导体衬底的第三区域对应于第一版图的第二区域；采用第三版图形成光罩，所述光罩上的透光图形对应于所述第三版图内的覆盖图形；利用所述光罩在导体衬底上形成掩膜层，所述掩膜层暴露出第三区域的NI个第一鳍部、位于第三区域的N2-n3个第二鳍部、位于第四区域的N2-n2个第二鳍部、以及位于第四区域的Nl-nl个第一鳍部；去除所述暴露的第一鳍部和第二鳍部；去除所述掩膜层，采用第二版图形成横跨所述第一鳍部、第二鳍部的第一栅极结构和第二栅极结构，所述第一栅极结构位于半导体衬底的第三区域，所述第二栅极结构位于半导体衬底的第四区域，所述第一栅极对应于第二版图的第一栅极图形，第二栅极对应于第二版图的第二栅极图形。
[0018]可选的，第一鳍部图形的数量NI等于上拉晶体管需要的鳍部数量为nl。
[0019]可选的，第一鳍部图形数量NI为第二鳍部图形数量N2的3倍。
[0020]可选的，第一鳍部图形数量为1，第二鳍部图形数量为3。
[0021]可选的，下拉晶体管需要的鳍部数量n2范围为I?3，上拉晶体管需要的鳍部数量nl为I，传输晶体管需要的鳍部数量n3范围为I?3。
[0022]可选的，下拉晶体管需要的鳍部数量n2大于或等于传输晶体管需要的鳍部数量n3，传输晶体管需要的鳍部数量n3大于或第于上拉晶体管需要的鳍部数量nl。
[0023]可选的，所述第三版图内的覆盖图形适于覆盖远离第一鳍部图形一侧的第二鳍部图形。
[0024]可选的，当所述覆盖图形覆盖第二鳍部图形时，所述覆盖图形沿第二鳍部图形长度方向的边缘与未被覆盖的第二鳍部图形之间的距离为相邻第二鳍部图形之间的间距的1/4 ?3/4。
[0025]可选的，所述第一版图包括相邻的第一部分和第二部分，所述第一图形、第二图形位于第一部分内，所述第二部分内图形与第一部分