一种鳍的形成方法
【专利摘要】本发明提供了一种鳍的形成方法，包括：提供半导体衬底，衬底上形成有图案转移层；在图案转移层中形成暴露衬底的第一沟槽；以叠层填充第一沟槽，所述叠层至少包括第一沟槽内表面上的第一材料层和第一材料层上的第二材料层，第一材料层至少相对于第二材料层具有刻蚀选择性；进行选择性刻蚀，去除第一沟槽侧壁上的第一材料层，以形成第二沟槽；在第二沟槽中外延生长鳍。本方法通过形成的材料层的厚度来控制形成的第二沟槽的尺寸，进而控制所形成的鳍的尺寸，无需通过光刻技术实现小尺寸的鳍的形成，提高器件的集成度。
【专利说明】
一种鳍的形成方法
技术领域
[0001]本发明涉及半导体制造领域，特别涉及一种鳍的形成方法。
【背景技术】
[0002]随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
[0003]为了克服短沟道效应，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，该种器件利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
[0004]在鳍式场效应晶体管的制造工艺中，鳍的制造是非常重要的部分，随着对集成度要求的不断提高，刻蚀技术已面临巨大的挑战，如何进一步减小鳍的尺寸，是提高器件集成度的关键。
【发明内容】
[0005]本发明的目的旨在至少解决上述技术缺陷，提供一种鳍的形成方法，实现较小尺寸的鳍。
[0006]本发明提供了一种鳍的形成方法，包括步骤:
[0007]提供半导体衬底，衬底上形成有图案转移层；
[0008]在图案转移层中形成暴露衬底的第一沟槽；
[0009]以叠层填充第一沟槽，所述叠层至少包括第一沟槽内表面上的第一材料层和第一材料层上的第二材料层，第一材料层至少相对于第二材料层具有刻蚀选择性；
[0010]进行选择性刻蚀，去除第一沟槽侧壁上的第一材料层，以形成第二沟槽；
[0011]在第二沟槽中外延生长鳍。
[0012]可选的，在以叠层填充第一沟槽后进行选择性刻蚀之前，所述方法还包括:在叠层上形成第一掩膜，以使得暴露的第一材料层为条状；
[0013]并在形成第二沟槽之后，将该第一掩膜去除。
[0014]可选的，在第二沟槽中外延生长鳍之后，还包括:
[0015]进行刻蚀，以形成条状的鳍。
[0016]可选的，所述图案转移层和叠层为介质材料，在第二沟槽中外延生长鳍之后，还包括:
[0017]去除部分厚度的叠层及图案转移层，以暴露鳍，同时形成隔离。
[0018]可选的，所述叠层包括依次层叠的第一材料层、第二材料层、第三材料层和第四材料层，其中，第一材料层和第三材料层具有相同的材料并与第二材料层和第四材料层具有刻蚀选择性；
[0019]在进行选择性刻蚀的步骤中还包括:去除第一沟槽深度方向上的第三材料层，以形成第三沟槽。
[0020]可选的，在第二沟槽中外延生长鳍之后，还包括:
[0021]继续刻蚀第三沟槽下的第二材料层和第三材料层，直至暴露衬底；
[0022]在第三沟槽中选择性外延生长鳍。
[0023]可选的，第二沟槽中的鳍与第三沟槽中的鳍具有不同材料，以使得两个沟槽中分别形成η型沟道和P型沟道。
[0024]本发明实施例提供的鳍的形成方法，在衬底上形成第一沟槽之后，在第一沟槽淀积叠层的材料层，通过选择性刻蚀叠层中的第一沟槽侧壁上的第一材料层，该第一材料层去除后暴露出衬底形成第二沟槽，可以通过外延生长在第二沟槽中形成鳍，本方法中，通过形成的材料层的厚度来控制形成的第二沟槽的尺寸，进而控制所形成的鳍的尺寸，无需通过光刻技术实现小尺寸的鳍的形成，提高器件的集成度。
【附图说明】
[0025]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0026]图1示出了根据本发明实施例的鳍的形成方法的流程示意图；
[0027]图2-15为根据本发明实施例的方法形成鳍的各个制造过程中的器件结构示意图。
【具体实施方式】
[0028]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0029]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0030]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0031]本发明提供了一种鳍的形成方法，包括:提供半导体衬底，衬底上形成有图案转移层；在图案转移层中形成暴露衬底的第一沟槽；以叠层填充第一沟槽，所述叠层至少包括第一沟槽内表面上的第一材料层和第一材料层上的第二材料层，第一材料层至少相对于第二材料层具有刻蚀选择性；进行选择性刻蚀，去除第一沟槽侧壁上的第一材料层，以形成第二沟槽；在第二沟槽中外延生长鳍。
[0032]在本发明中，在衬底上形成第一沟槽之后，在第一沟槽淀积叠层的材料层，通过选择性刻蚀叠层中的第一沟槽侧壁上的第一材料层，该第一材料层去除后暴露出衬底形成第二沟槽，可以通过外延生长在第二沟槽中形成鳍，通过形成的材料层的厚度来控制形成的第二沟槽的尺寸，进而控制所形成的鳍的尺寸，无需通过光刻技术实现小尺寸的鳍的形成，提尚器件的集成度。
[0033]同时，在沟槽中生长的鳍，在外延过程中的缺陷将限制在沟槽的底部，而在沟槽的上部形成外延质量尚的鑛，该部分鑛为沟道部分，提尚沟道的质量，从而提尚器件的性能。
[0034]为了更好的理解本发明的技术方案和技术效果，以下将结合流程示意图图1和制造过程中器件的示意图对本发明实施例的鳍的制造方法进行详细的描述。
[0035]首先，在步骤SOl，提供半导体衬底100，衬底100上形成有图案转移层102，参考图2所示。
[0036]在本发明的实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI (绝缘体上娃，Silicon On Insulator)或 GOI (绝缘体上锗，Germanium On Insulator)等，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI (绝缘体上锗硅)等。在本实施例中，所述半导体衬底100为体硅衬底。
[0037]在衬底100上形成有图案转移层102，该图案转移层用于限定鳍的形成区域，可以为相对于衬底具有较好刻蚀选择比的材料，例如可以为介质材料或其他合适的材料，本实施例中，该图案转移层102为氧化硅，可以通过在硅衬底上淀积氧化硅来形成该图案转移层102，如图2所示。
[0038]接着，在步骤S02，在图案转移层102中形成暴露衬底100的第一沟槽106，参考图3所示。
[0039]在本实施例中，在图案转移层102上形成硬掩膜层104，例如氮化娃，并图案化该硬掩膜层104，如图3所示，并在该硬掩膜层104的掩盖下，刻蚀图案转移层102，刻蚀停止在衬底100上，也可以过刻蚀一部分衬底100，从而形成暴露出衬底100的第一沟槽106。而后，可以去除该硬掩膜层104，也可以保留该硬掩膜层。
[0040]而后，在步骤S03，以叠层填充第一沟槽，所述叠层至少包括第一沟槽内表面上的第一材料层100-1和第一材料层上的第二材料层100-2，第一材料层至少相对于第二材料层具有刻蚀选择性，参考图5 (俯视示意图)和图6(图5的截面结构示意图)所示。
[0041]在本发明中，可以根据需要设置叠层的层数、材料和每层的厚度，叠层填充第一沟槽，至少包括第一材料层和第二材料层两层材料层，其中，第一材料层形成第一沟槽106的内表面上，即底面和侧面上，其他层依次层叠在第一材料层之上，直至填充第一沟槽，且第一材料层至少相对于第二材料层具有刻蚀选择性。可以通过依次淀积材料层，而后进行平坦化，直至去除第一沟槽两侧的图案转移层上的材料层，从而在第一沟槽中形成叠层。在一些优选的实施例中，叠层中相间隔的材料层可以具有相同的材料，如在四层的实施例中，第一和第三材料层具有相同的材料，第二和第四材料层具有相同的材料，且相对于相邻的材料层具有刻蚀选择性，更进一步的，叠层中的材料层为介质材料。
[0042]在本实施例中，叠层为四层结构，如图5和图6所示，包括依次层叠的第一材料层100-1、第二材料层100-2、第三材料层100-3和第四材料层100-4，其中，第一材料层100-1和第三材料层100-3具有相同的材料，并与第二材料层100-2和第四材料层100-4具有刻蚀选择性，在一个具体的实施例中，第一材料层100-1和第三材料层100-3为氮化硅，第二材料层100-2和第四材料层100-4为氧化硅。
[0043]具体的，首先，依次淀积第一材料层100-1、第二材料层100-2、第三材料层100_3和第四材料层100-4的叠层100，直至填满第一沟槽，如图4所示，他们的厚度可以根据最终所需形成的鳍的尺寸及间距来确定，厚度范围可以为1nm?lOOnm，而后，进行平坦化，可以采用机械化学研磨(CMP)的方法进行平坦化，去除第一沟槽两侧的图案转移层上的叠层，直至暴露硬掩膜层104，如图5和图6所示。也可以进一步去除硬掩膜层104，直至暴露出图案转移层102。这样，在第一沟槽中形成了叠层。
[0044]接着，在步骤S04，进行选择性刻蚀，去除第一沟槽102侧壁上的第一材料层100-1，以形成第二沟槽120，参考图5 (俯视示意图)和图6(图6的截面结构示意图)所不O
[0045]在本实施例中，优选的，先在叠层上形成第一掩膜150，该第一掩膜150可以为光刻胶，第一掩膜150将叠层的部分区域掩盖，从而使得暴露出的第一材料层为条状，该条状的形状为所需形成的鳍的形状，在一个实施例中，该第一掩膜150将第一沟槽的两端的区域之上进行掩盖，使得所有材料层呈条状分布，如图9(俯视示意图)所示；而后，进行选择性刻蚀，至少将暴露出的第一沟槽侧壁上的第一材料层120去除，形成暴露出衬底的第二沟槽120，当然，根据需要也可以过刻蚀一部分衬底来形成该第二沟槽，该第二沟槽120为条状，在本实施例的四层叠层结构中，第三材料层100-3也一并被去除，刻蚀停止在其下的第二材料层100-2上，形成了条状的第三沟槽130，如图10 (俯视示意图)所示。而后，将该第一掩膜去除。
[0046]在另一些实施例中，还可以直接进行选择性刻蚀，在刻蚀中采用干法刻蚀、湿法刻蚀或二者相结合的刻蚀方法，至少将第一沟槽侧壁上的第一材料层120去除，形成暴露出衬底的第二沟槽120，当然，根据需要也可以过刻蚀一部分衬底来形成该第二沟槽，在本实施例的四层叠层结构中，第三材料层100-3也一并被去除，刻蚀停止在其下的第二材料层100-2上，形成了第三沟槽130，在这些实施例中，形成的第二沟槽120和第三沟槽130都为环形的矩形框，如图7和图8所示。
[0047]由于是利用刻蚀选择性进行刻蚀，可以选择干法、湿法或二者结合的方法，易于实现较高的刻蚀选择性，相对于光刻的刻蚀，会更易于形成小尺寸的沟槽，得到较好的沟槽形貌，且刻蚀质量高，无需更高端的刻蚀设备即能完成，降低了生产成本。
[0048]而后，在第二沟槽120中外延生长鳍160，参考图11所示。
[0049]第二沟槽120暴露出半导体衬底，可以通过外延生长(epi)，在沟槽中形成鳍160。
[0050]对于本实施例，由于形成了条状的第二沟槽，在进行外延生长之后，即形成了所需的条状的鳍160，如图11所示。
[0051]对于环形的第二沟槽的实施例，在外延生长鳍之后，可以进一步进行刻蚀，如将所需的条状部分进行掩盖，将不需要的部分进行刻蚀去除，从而形成条状的鳍(图未示出)。
[0052]之后，可以根据需要进行后续的加工。
[0053]在本实施例中，可以进一步进行选择性刻蚀，并采用各向异性刻蚀方法，将第三沟槽130沿第一沟槽的深度方向进行刻蚀，直至暴露出衬底，即刻蚀掉第三沟槽下的第二材料层110-2和第三材料层110-3，直至暴露衬底，使得第三沟槽130进一步暴露衬底，如图12所示，接着，可以在第三沟槽130中进行选择性外延生长，在第三沟槽130中形成不同材料的鳍170，如图13所示，这样，在第二沟槽和第三沟槽中分别形成了不同材料的鳍，使得两个沟槽中分别形成η型沟道和P型沟道，以用于分形成N型和P型器件，该第二沟槽和第三沟槽中的材料可以为单层或叠层，第二沟槽和第三沟槽中的材料例如可以选择Ge和GaAs、Ge和S1、Ge和GeS1、含有不同Ge浓度的GeS1、或者Si/Ge和Si/GeSi等。。
[0054]这样，通过两次选择性刻蚀和外延生长，自对准的在衬底上形成了不同材料的鳍，使得在同一硅片上集成NMOS和PMOS两种不同器件需要的不同沟道材料，为在更小尺寸的工艺节点下实现更高迀移率的场效应晶体管提供了可行的解决方案。
[0055]此外，在工艺节点不断减小后，NMOS和PMOS器件之间的间距更小，在光刻过程中需要较高的分辨率和精确度，对光刻的工艺提出了较大的挑战，而本实施例中，通过叠层中各层的选择性刻蚀，实现较好的对准精确度和较小的图形尺寸，不受光刻工艺的限制。
[0056]在刻蚀中，第二材料层110-2沿第一沟槽的深度方向也会刻蚀掉一部分，在第三沟槽中形成鳍170之后，可以进行平坦化的工艺，同时去除硬掩膜层104，获得基本齐平的器件表面，如图14所示。
[0057]在本实施例中，图案转移层102以及第一沟槽中的叠层都为介质材料，去除部分厚度的叠层及图案转移层102之后，暴露出所需高度的鳍，以用于形成器件，同时，鳍之间的剩余的叠层及图案转移层102为器件的隔离，如图15所示。
[0058]而后，可以按照传统工艺，在鳍上进行后续器件的加工，例如形成栅极、源漏区以及接触等。
[0059]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0060]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种鳍的形成方法，其特征在于，包括步骤: 提供半导体衬底，衬底上形成有图案转移层； 在图案转移层中形成暴露衬底的第一沟槽； 以叠层填充第一沟槽，所述叠层至少包括第一沟槽内表面上的第一材料层和第一材料层上的第二材料层，第一材料层至少相对于第二材料层具有刻蚀选择性； 进行选择性刻蚀，去除第一沟槽侧壁上的第一材料层，以形成第二沟槽； 在第二沟槽中外延生长鳍。2.根据权利要求1所述的形成方法，其特征在于， 在以叠层填充第一沟槽后进行选择性刻蚀之前，所述方法还包括:在叠层上形成第一掩膜，以使得暴露的第一材料层为条状； 并在形成第二沟槽之后，将该第一掩膜去除。3.根据权利要求1所述的形成方法，其特征在于，在第二沟槽中外延生长鳍之后，还包括: 进行刻蚀，以形成条状的鳍。4.根据权利要求1-3中任一项所述的形成方法，其特征在于，所述图案转移层和叠层为介质材料，在第二沟槽中外延生长鳍之后，还包括: 去除部分厚度的叠层及图案转移层，以暴露鳍，同时形成隔离。5.根据权利要求1-3中任一项所述的形成方法，其特征在于，所述叠层包括依次层叠的第一材料层、第二材料层、第三材料层和第四材料层，其中，第一材料层和第三材料层具有相同的材料并与第二材料层和第四材料层具有刻蚀选择性； 在进行选择性刻蚀的步骤中还包括:去除第一沟槽深度方向上的第三材料层，以形成第三沟槽。6.根据权利要求5所述的形成方法，其特征在于，在第二沟槽中外延生长鳍之后，还包括: 继续刻蚀第三沟槽下的第二材料层和第三材料层，直至暴露衬底； 在第三沟槽中选择性外延生长鳍。7.根据权利要求6所述的形成方法，其特征在于，第二沟槽中的鳍与第三沟槽中的鳍具有不同材料，以使得两个沟槽中分别形成η型沟道和P型沟道。
【文档编号】H01L21/336GK105870014SQ201510026029
【公开日】2016年8月17日
【申请日】2015年1月19日
【发明人】赵利川, 马小龙, 殷华湘, 闫江
【申请人】中国科学院微电子研究所