半导体器件的制造方法和半导体器件的制作方法
【专利摘要】本发明涉及半导体器件的制造方法和半导体器件。改进了使用氮化物半导体的半导体器件的特性。通过蚀刻形成在衬底上方的沟道层、势垒层和绝缘膜，形成贯穿绝缘膜和势垒层并且到达沟道层内部的沟槽。然后，通过使用外延生长法，在沟槽的底表面和侧表面上方形成外延再生长层。通过以这种方式形成外延再生长层，可以减小由于沟槽的底表面和侧表面的蚀刻等而导致的晶体表面的粗糙度(不均匀度)。在外延再生长层和栅绝缘膜之间的界面中形成沟道，使得载流子的迁移率提高并且元件的导通电阻减小。
【专利说明】半导体器件的制造方法和半导体器件
[0001]相关申请的交叉引用
[0002]于2015年2月10日提交的日本专利申请N0.2015-024395的公开的全部内容，包括说明书、附图和摘要，通过引用方式并入本文中。
技术领域
[0003]本发明涉及半导体器件的制造方法和半导体器件。例如，本发明可优选地被用于使用氮化物半导体的半导体器件。
【背景技术】
[0004]近年来，使用带隙大于Si的带隙的II1-V族化合物的半导体器件正备受瞩目。其中，正在开发作为使用氮化镓的功率MISFET(金属绝缘体半导体场效应晶体管)并且可执行常关操作的半导体器件。
[0005]例如，日本未经审查的专利申请公开N0.2011-82415公开了一种基于III族氮化物的场效应晶体管，该场效应晶体管包括形成在凹陷区域上方的氮化物半导体膜、形成在凹陷区域的内壁表面等上的绝缘膜和形成在绝缘膜上方的栅电极。
[0006]另外，日本未经审查的专利申请公开N0.2008-153330公开了一种氮化物半导体高电子迀移率晶体管，该晶体管包括被沉积于凹陷部分的内壁表面的1-GaN选择性再生长层和通过1-GaN选择性再生长层埋入凹陷部分中的栅电极。
[0007]另外，2014年 7 月的 IEEE ELECTRON DEVICE LETTERS VOL.35，N0.7 公开了一种MIS-HEMT，在该MIS-HEMT中，在凹陷上方生长Al2O3层之前形成2nm的AlN层。
【发明内容】
[0008]发明人致力于研究和开发使用如上所述的氮化物半导体的半导体器件并且深入研究了常关型半导体器件的特性改进。在研究的过程中，发现使用氮化物半导体的半导体器件的特性有进一步改进的空间。
[0009]根据对本说明书的描述和附图，其它目的和新特征将变得清楚。
[0010]下面简要说明了本申请中公开的实施例之中的典型实施例的概况。
[0011]本申请中公开的实施例中描述的一种半导体器件的制造方法包括通过使用外延生长法在贯穿绝缘膜和第二氮化物半导体层并且到达第一氮化物半导体层的内部的沟槽的侧表面和底表面上方形成第三氮化物半导体层的过程。
[0012]本申请中公开的实施例中描述的一种半导体器件包括在贯穿绝缘膜和第二氮化物半导体层并且到达第一氮化物半导体层的内部的沟槽的侧表面和底表面上方形成的第三氮化物半导体层。第三氮化物半导体层是外延生长层。
[0013]根据本申请中公开并且在以下描述的典型实施例中描述的半导体器件的制造方法，可以制造具有优异特性的半导体器件。
[0014]根据本申请中公开并且在以下描述的典型实施例中描述的半导体器件，可以改进半导体器件的特性。
【附图说明】
[0015]图1是示出第一实施例的半导体器件的构造的剖视图。
[0016]图2是示出第一实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0017]图3是示出第一实施例的半导体器件的构造的平面图。
[0018]图4是示出第一实施例的半导体器件的构造的平面图。
[0019]图5是示出第一实施例的半导体器件的制造过程的剖视图。
[0020]图6是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图5中的剖视图之后的制造过程的剖视图。
[0021]图7是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图6中的剖视图之后的制造过程的剖视图。
[0022]图8是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图7中的剖视图之后的制造过程的剖视图。
[0023]图9是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图8中的剖视图之后的制造过程的剖视图。
[0024]图10是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图9中的剖视图之后的制造过程的剖视图。
[0025]图11是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图10中的剖视图之后的制造过程的剖视图。
[0026]图12是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图11中的剖视图之后的制造过程的剖视图。
[0027]图13是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图12中的剖视图之后的制造过程的剖视图。
[0028]图14是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图13中的剖视图之后的制造过程的剖视图。
[0029]图15是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图14中的剖视图之后的制造过程的剖视图。
[0030]图16是示出第一实施例的半导体器件的制造过程的剖视图并且是示出图15中的剖视图之后的制造过程的剖视图。
[0031]图17A和图17B是示出第一实施例的半导体器件和比较例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0032]图18是示出第一实施例的应用示例的半导体器件的构造的剖视图。
[0033]图19是示出第二实施例的半导体器件的构造的剖视图。
[0034]图20是示出第二实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0035]图21是示出第二实施例的半导体器件的制造过程的剖视图。
[0036]图22是示出第三实施例的半导体器件的构造的剖视图。
[0037]图23是示出第三实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0038]图24是示出第三实施例的半导体器件的制造过程的剖视图。
[0039]图25是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图24中的剖视图之后的制造过程的剖视图。
[0040]图26是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图25中的剖视图之后的制造过程的剖视图。
[0041]图27是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图26中的剖视图之后的制造过程的剖视图。
[0042]图28是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图27中的剖视图之后的制造过程的剖视图。
[0043]图29是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图28中的剖视图之后的制造过程的剖视图。
[0044]图30是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图29中的剖视图之后的制造过程的剖视图。
[0045]图31是示出第三实施例的半导体器件的制造过程的剖视图并且是示出图30中的剖视图之后的制造过程的剖视图。
[0046]图32是示出第四实施例的半导体器件的构造的第一示例的剖视图。
[0047]图33是示出第四实施例的半导体器件的构造的第二示例的剖视图。
[0048]图34是示出第四实施例的半导体器件的构造的第三示例的剖视图。
【具体实施方式】
[0049]将说明下面的实施例，为了方便起见，如有必要，将这些实施例划分成多个部分或实施例。除了特别明确地表示的情况之外，这些实施例并非是相互无关的，并且一个实施例具有是一些其它实施例或全部其它实施例的修改形式、应用形式、具体说明和补充说明的关系。在下面的实施例中，当涉及要素的数量等(包括数目、数值、量、范围等)时，除了它们被特别明确指明和它们理论上明确限于特定数量的情况之外，它们可不受限于具体数量，而是可大于或小于该具体数量。
[0050]此外，在下面的实施例中，要素(包括要素步骤等)不必是不可缺少的，除了特别明确指明以及被认为从理论角度来看明确不可缺少的情况等之外。类似地，在下面的实施例中，除了特别明确指明以及被认为从理论观点来看明确不正确的情况之外，当涉及要素等的形状、位置关系等时，应当包括基本上与形状类似或近似的东西。这个陈述还应用于要素的数量等(包括数目、数值、量、范围等)。
[0051]下文中，将参照附图详细描述实施例。在说明实施例的所有附图中，相同的符号或相关的符号附于具有相同功能的部件，省略对其的重复说明。当存在多个类似部件(区域)时，可通过在一般符号中添加符号来代表个体或特定区域。在下述的实施例中，原理上，除非另外需要，将不再重复地描述相同或类似的组件。
[0052]在实施例中使用的附图中，甚至在剖视图中省略阴影线，以便使附图容易看到。
[0053]在剖视图和平面图中，各区域的大小没有对应于实际器件中的大小，可按相对大的大小示出特定区域，以使附图容易理解。当剖视图和平面图彼此对应时，可按相对大的大小示出特定区域，以使附图容易理解。
[0054]第一实施例
[0055]下文中，将参照附图详细描述本实施例的半导体器件。
[0056]结构描述
[0057]图1是示出本实施例的半导体器件的构造的剖视图。图2是示出本实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。图3和图4是示出本实施例的半导体器件的构造的平面图。图1的剖视图对应于例如图3中的X方向上的剖视图。
[0058]本实施例的半导体器件(半导体元件，元件)是使用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。该半导体器件也被称为高电子迀移率晶体管(HEMT)或功率晶体管。本实施例的半导体器件是所谓的凹陷栅型半导体器件。
[0059]在本实施例的半导体器件中，如图1中所示，沟道层CH和势皇层BA依次形成在衬底S上方。绝缘膜IF形成在势皇层BA上方。其中形成晶体管的有源区AC被元件隔离区ISO分隔开(参见图4)。
[0060]栅电极GE通过栅绝缘膜GI形成在沟槽T内，沟槽T贯穿绝缘膜IF和势皇层BA并且到达沟道层CH内部。沟道层CH和势皇层BA由氮化物半导体形成。势皇层BA是其电子亲和能小于沟道层CH的电子亲和能的氮化物半导体。换句话讲，势皇层BA是带隙大于沟道层CH的带隙的氮化物半导体。
[0061]在沟道层CH在沟道层CH和势皇层BA之间的界面附近的部分中，产生二维电子气2DEG。
[0062]通过下述的机制产生二维电子气2DEG。形成沟道层CH和势皇层BA的氮化物半导体(这里，氮化镓基半导体)分别具有相互不同的带隙(禁带宽度)和相互不同的电子亲和能。因此，在这些半导体之间的结合表面上产生三角形势阱。电子被累积在三角形势阱中，使得在沟道层CH和势皇层BA之间的界面附近产生二维电子气2DEG。
[0063]这里，在沟道层CH和势皇层BA之间的界面附近形成的二维电子气2DEG被其中形成有栅电极GE的沟槽T划分。因此，在本实施例的半导体器件中，当不向栅电极GE施加阈值电压时，可以保持截止状态，当向栅电极GE施加阈值电压时，在沟槽T的底表面附近形成沟道并且可以保持导通状态。以这种方式，可以执行常关操作。
[0064]这里，在本实施例中，外延再生长层EP形成在沟槽T的底表面(底部部分)和侧表面(侧部分)上。外延再生长层EP由通过外延生长法形成的氮化物半导体形成。
[0065]外延再生长层EP以这种方式设置在沟槽T的底表面和侧表面上，使得沟槽T的底表面和侧表面的晶体表面的粗糙度(不均匀度)减小并且可以改进栅绝缘膜GI和外延再生长层EP之间的界面的平坦度。因此，可以抑制移动通过形成在沟槽T的底表面和侧表面上的沟道的载流子(这里指电子)的迀移率的恶化。
[0066]另外，除了沟道层CH之外，还形成外延再生长层EP，使得如随后描述的，可以减小陷阱的影响并且改进半导体器件的特性。
[0067]将进一步详细地描述本实施例的半导体器件的构造。如图1中所示，在本实施例的半导体器件中，由氮化物半导体形成的沟道层CH形成在衬底S上方并且由氮化物半导体形成的势皇层BA形成在沟道层CH上方。在衬底S和沟道层CH之间，可从衬底S起依次设置成核层、应变弛豫层、缓冲层等。这些层由氮化物半导体形成。为了产生当生长诸如应变弛豫层的形成在成核层上面的层时使用的晶核，形成成核层。另外，形成成核层，以防止上面形成的层的构成元素(例如，Ga等)从上面形成的层扩散到衬底S中并且防止衬底S的质量变化。形成应变弛豫层，以减小施加到衬底S的应变力来防止衬底S中出现卷曲和破裂。形成缓冲层，提高阈值电压。具体地讲，当缓冲层设置在沟道层CH下方时，在缓冲层的在沟道层CH和缓冲层之间的界面附近的部分中，产生极化电荷(负固定电荷)，导带因极化电荷而升高。由此，可以将阈值电压提高至正侧并且改进常关可操作性。
[0068]栅电极GE贯穿绝缘膜IF和势皇层BA并且通过外延再生长层EP和栅绝缘膜GI形成在沟槽(也称为凹陷)T内，沟槽T通过挖掘沟道层CH的一部分而形成。
[0069]具体地讲，绝缘膜IF在开口区(OA)中具有开口部分(参见图7)。对应于开口部分形成沟槽Τ。从沟槽T的底表面暴露沟道层CH。另外，从沟槽T的侧表面的下部部分暴露沟道层CH，从沟槽T的侧表面的上部部分暴露势皇层BA。
[0070]外延再生长层EP(也被简称为外延生长层)形成在沟槽T的底表面和侧表面上。
[0071]另外，栅绝缘膜GI形成在凹槽T的内部和绝缘膜IF的上方。换句话讲，在形成沟槽T的区域中，栅绝缘膜GI形成在外延再生长层EP的上方，并且在其中没有形成沟槽T的区域中，栅绝缘膜GI形成在绝缘膜IF上方。
[0072]栅电极GE形成在栅绝缘膜GI上方。从上面看的栅电极GE的形状(下文中被称为平面形状)是例如矩形形状(参见图3)。这里，栅绝缘膜GI和栅电极GE具有相同的平面形状。
[0073]栅电极GE具有在一个方向上(在图1中，朝向右边，朝向漏电极DE)突出的形状。突出部分被称为场板电极。场板电极是栅电极GE的从沟槽T面对漏电极DE的端部朝向漏电极DE延伸的部分区域。
[0074]另外，栅电极GE从沟槽T面对源电极SE的端部朝向源电极SE延伸。绝缘膜IF布置在栅电极朝向漏电极DE或源电极SE突出(延伸)的部分下方。
[0075]源电极SE和漏电极DE在栅电极GE的两侧处形成在势皇层BA上方。势皇层BA和源电极SE通过欧姆层彼此欧姆耦合。另外，势皇层BA和漏电极DE通过欧姆层彼此欧姆耦合。源电极SE包括位于层间绝缘膜ILl中形成的接触孔ClS中的耦合部分和耦合部分上方的布线部分。漏电极DE包括位于层间绝缘膜ILl中形成的接触孔ClD中的耦合部分和耦合部分上方的布线部分。源电极SE和漏电极DE被保护绝缘膜PRO覆盖。源电极SE和漏电极DE的平面形状是例如矩形形状(参见图3和图4)。
[0076]尽管栅电极GE、源电极SE和漏电极DE的布局不受限制，但这些电极是例如如图4中所示布置的。栅电极GE、源电极SE和漏电极DE布置在具有长边在X方向上的矩形形状的有源区AC上方。有源区AC被元件隔离区ISO包围和分隔。
[0077]如上所述，源电极SE和漏电极DE具有长边在Y方向上的矩形形状。源电极SE和漏电极DE交替布置在X方向上。栅电极GE布置在源电极SE和漏电极DE之间。例如，多个栅电极GE的一个端部(图4中的上侧)耦合到在X方向上延伸的栅极线GL。另外，多个栅电极GE的一个端部(图4中的下侧)耦合到在X方向上延伸的栅极线GL。可省略这两条栅极线GL中的任一个，源电极SE和漏电极DE的总体形状可以是梳齿形状。多个源电极SE通过栓塞PG耦合到在X方向上延伸的源极线SL。多个漏电极DE通过栓塞(耦合部分)PG耦合到在X方向上延伸的漏极线DL。在图1中，省略了比层间绝缘膜ILl高的层，例如，栓塞PG、源极线SL和漏极线DL。
[0078]对制造方法的描述
[0079]接下来，将描述本实施例的半导体器件的制造方法并且将参照图5至图17进一步阐明半导体器件的构造。图5至图17是示出本实施例的半导体器件的制造过程的剖视图。
[0080]如图5中所示，沟道层CH形成在衬底S上方。使用由电阻率是IΩ.cm并且暴露其表面(111)的硅(Si)形成的半导体衬底作为衬底S，并且在衬底S上方，通过使用金属有机化学气相沉积(MOCVD)法或类似方法异质外延生长氮化镓(GaN)层作为沟道层CH。金属有机化学气相沉积法也被称为MOVPE (金属有机气相外延)法。沟道层CH的膜厚度是例如大约50nm。
[0081]除了由上述硅形成的衬底之外，还可以使用由SiC、蓝宝石等形成的衬底作为衬底
S。另外，还可以使用氮化物半导体的体衬底(例如，GaN的体衬底)。在衬底S和沟道层CH之间，可以从衬底S起依次设置成核层、应变弛豫层和缓冲层。例如，使用氮化铝(AlN)层作为成核层，使用氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)重复堆叠而成的超晶格结构作为应变弛豫层，使用AlGaN层等作为缓冲层。可通过使用金属有机化学气相沉积法等来形成这些层。
[0082]随后，在沟道层CH上方，通过使用金属有机化学气相沉积法等，异质外延生长例如AlGaN(AlxGa(1—x)N层)作为势皇层BA13AlGaN层的膜厚度是例如大约ISnmt3Al组分占例如大约20%。
[0083]以这种方式，形成沟道层CH和势皇层BA的层叠体。层叠体通过上述的异质外延生长形成，即，这些层在晶轴(C轴)方向上层叠的III族表面生长。换句话讲，通过(OOOl)Ga表面生长形成上述层叠体。在层叠体中，在沟道层CH和势皇层BA之间的界面附近产生二维电子气2DEG。
[0084]随后，绝缘膜IF作为覆盖膜形成在势皇层BA上方。例如，通过使用CVD(化学气相沉积)法等，在势皇层BA上方沉积氮化硅膜(SiN膜)作为绝缘膜IF。绝缘膜IF的膜厚度是例如大约I OOnm。
[0085]随后，如图6中所示，通过使用光刻技术，在绝缘膜IF上方形成敞开元件隔离区的光致抗蚀剂膜PR1。随后，使用光致抗蚀剂膜PRl作为掩膜，注入硼(B)或氮(N)。硼(B)或氮(N)穿过绝缘膜IF注入沟道层CH和势皇层BA中。诸如硼(B)或氮(N)的离子物质以这种方式注入沟道层CH和势皇层BA中，使得晶体状态变化并且晶体电阻增大。以这种方式形成元件隔离区ISO。此后，去除光致抗蚀剂膜PR1。被元件隔离区ISO包围的区域变成有源区AC(参见图4)。
[0086]随后，如图7中所示，通过使用光刻技术，在绝缘膜IF上方形成在开口区OA中具有开口部分的光致抗蚀剂膜PR2。开口区OA的宽度是例如大约Ιμπι。随后，使用光致抗蚀剂膜PR2作为掩膜，蚀刻绝缘膜IF。通过使用通过光刻(曝光、显影)被处理成所需形状的光致抗蚀剂膜或硬掩膜膜作为掩膜执行蚀刻来将下层中的材料变成所需形状的过程被称为图案化。由此，在开口区OA中具有开口部分的绝缘膜IF形成在势皇层BA上方。换句话讲，势皇层BA被暴露于开口区OA中。
[0087]随后，如图8中所示，通过使用光致抗蚀剂膜PR2作为掩膜干法蚀刻势皇层BA和沟道层CH，形成贯穿绝缘膜IF和势皇层BA并且到达沟道层CH内部的沟槽T。例如，使用卤素气体(Cl2、HBr、BCl3等)作为蚀刻气体并且在等离子体气氛下执行干法蚀刻。例如，可以使用ICP(电感耦合等离子体)等作为等离子体源。
[0088]在开口区OA中，从表面蚀刻势皇层BA达25nm的深度，以去除二维电子气2DEG。换句话讲，势皇层BA的底表面和沟槽T的底表面之间的高度差是大约10nm。沟槽T的侧表面可以是锥形形状。换句话讲，沟槽T的侧表面可以是倾斜的。换句话讲，沟槽T的倾斜角可小于90度(参见第四实施例)。
[0089]随后，去除光致抗蚀剂膜PR2。由此，如图9中所示，去除开口区OA中的势皇层(AlGaN)BA和沟道层(GaN)CH的表面部分，使得从沟槽T的底表面暴露沟道层CH，从沟槽T的侧表面的下部部分暴露沟道层CH，从沟槽T的侧表面的上部部分暴露势皇层BA。随后，去除光致抗蚀剂膜PR2。这里，在除了其中形成有开口区OA的区域外的区域中，绝缘膜IF保留在势皇层BA上方。换句话讲，除了其中形成有开口区OA的区域外的区域中的势皇层BA被绝缘膜IF覆盖。
[0090]随后，如图10中所示，外延再生长层EP形成在沟槽T的底表面和侧表面上方。通过外延法形成这个层。例如，通过使用金属有机化学气相沉积法，在沟槽T的底表面和侧表面上方异质外延生长氮化镓(GaN)层作为外延再生长层EP。外延再生长层EP的膜厚度是例如大约2nm。例如，使用包括氮化物半导体的构成元素的化合物气体作为原料气体。例如，使用三甲基镓(TMGa)作为Ga原料并且使用NH3作为N原料。例如，通过在以下条件下异质外延生长外延再生长层EP，能很好地可控地形成外延再生长层(GaN层)EP的薄膜(例如，其厚度是1nm或更小的薄膜):通过增大属于V族材料的NH3的分压与属于III族材料的TMGa的分压之比(V/III比)，减小生长速率。
[0091]随后，如图11中所示，栅绝缘膜GI形成在沟槽T的内部(外延再生长层EP的上方)和绝缘膜IF的上方。例如，通过使用ALD (原子层沉积)法等，在沟槽T的内部和绝缘膜IF的上方沉积膜厚度是大约10nm的氧化铝膜(氧化铝，Al2O3)作为栅绝缘膜GI。除了上述的氧化铝膜之外，例如，还可使用氧化硅膜和氮化硅膜作为栅绝缘膜GI。另外，可使用介电常数比氧化硅膜的介电常数高的高介电常数膜。可以使用诸如氧化铪膜(Hf O2膜)、铝酸铪膜、Hf ON膜(氮氧化铪膜)、Hf S1膜(硅酸铪膜)、Hf S1N膜(氮氧硅铪膜)和Hf AlO膜的基于铪的绝缘膜作为高介电常数膜。在许多情况下，栅绝缘膜GI的厚度大于沟槽T的深度。
[0092]随后，在栅绝缘膜GI上方形成将成为栅电极GE的导电膜。例如，通过使用溅射方法等，在栅绝缘膜GI上方沉积例如TiN膜作为导电膜。可使用由镍(Ni)膜和镍膜上方的金(Au)膜形成的层叠膜(也被称为Au/Ni膜)作为导电膜。
[0093]随后，如图12中所示，通过使用光刻技术和蚀刻技术将栅电极GE和栅绝缘膜GI图案化，形成栅电极GE。例如，通过使用光刻技术形成覆盖其中形成有栅电极GE的区域的光致抗蚀剂膜PR3并且通过使用光致抗蚀剂膜PR3作为掩膜蚀刻栅电极GE和栅绝缘膜GI。此后，去除光致抗蚀剂膜PR3。当执行蚀刻时，绝缘膜IF用作蚀刻阻挡层。当将栅电极GE图案化时，栅电极GE被图案化成在一个方向(在图12中，朝向右边，朝向漏电极DE)上突出的形状。换句话讲，执行图案化，使得场板电极被设置为栅电极GE的一部分。场板电极是栅电极GE的部分区域并且是从沟槽T面对漏电极DE的端部朝向漏电极DE延伸的电极部分。栅电极GE还在另一方向(在图12中，朝向左边，朝向源电极SE)上突出。然而，朝向漏电极DE的突出量大于朝向源电极SE的突出量。
[0094]随后，如图13中所示，层间绝缘膜ILl形成在栅电极GE上方。通过使用CVD法等，在栅电极GE和绝缘膜IF上方沉积例如膜厚度是大约700nm的氧化硅膜作为层间绝缘膜IL1。
[0095]随后，如图14中所示，通过使用光刻技术和蚀刻技术，在层间绝缘膜ILl中形成接触孔ClS和C1D。例如，通过使用在图14中未示出的光致抗蚀剂掩膜作为掩膜，在形成源电极SE的区域中蚀刻层间绝缘膜ILl，形成接触孔C1S，通过使用在图14中未示出的光致抗蚀剂掩膜作为掩膜，在形成漏电极DE的区域中蚀刻层间绝缘膜ILl，形成接触孔C1D。当执行蚀刻时，还去除层间绝缘膜ILl下方的绝缘膜IF。由此，从接触孔ClS和接触孔ClD的底部部分暴露势皇层BA。以这种方式，接触孔ClS和接触孔ClD分别在栅电极GE的两侧处布置在势皇层BA上方。
[0096]随后，如图15中所示，在层间绝缘膜ILl上方，包括接触孔CIS和接触孔CID的内部，形成导电膜CL。首先，在层间绝缘膜ILl上方，包括接触孔ClS和接触孔ClD的内部，形成欧姆层。例如，通过使用溅射法等，在层间绝缘膜ILl上方，包括接触孔ClS和接触孔ClD内部，沉积厚度是大约50nm的钛(Ti)膜。随后，通过使用溅射法等，在欧姆层上方沉积膜厚度是大约600nm的铝膜作为金属膜。随后，执行热处理，以减小势皇层BA上的欧姆层的接触电阻。例如，在氮气氛中，在大约650°C下，执行热处理大约30秒。除了铝之外，还可使用铝合金作为金属膜。例如，可以使用Al和Si的合金(Al-Si)、A1和Cu(铜)的合金(Al-Cu)、Al、Si和Cu的合金(Al-S1-Cu)等作为铝合金。
[0097]随后，如图16中所示，通过使用光刻技术和蚀刻技术将Ti/Al膜图案化，在接触孔ClS和接触孔ClD的内部和上方形成源电极SE和漏电极DE。例如，通过使用光刻技术，在导电膜CL上方形成光致抗蚀剂膜PR4，该光致抗蚀剂膜PR4覆盖其中形成有源电极SE的区域和其中形成有漏电极DE的区域，通过使用光致抗蚀剂膜PR4作为掩膜蚀刻导电膜CL。由此，形成源电极SE和漏电极DE。此后，去除光致抗蚀剂膜PR4。
[0098]随后，在层间绝缘膜ILl上方，包括源电极SE和漏电极DE上方的区域，形成保护绝缘膜(也被称为表面保护膜)。通过使用CVD法等，在层间绝缘膜ILl上方，包括源电极SE和漏电极DE上方的区域，沉积例如氮氧化硅膜(S1N)膜作为保护绝缘膜PR0(参见图1)。
[0099]可以通过上述过程形成图1中示出的半导体器件。上述过程是示例，可通过不同于上述过程的过程制造本实施例的半导体器件。
[0100]以这种方式，根据本实施例，在沟槽T的底表面和侧表面上形成外延再生长层EP，使得可以减小沟道形成区的晶体表面的粗糙度(不均匀度)。
[0101]图17A和图17B是示出本实施例的半导体器件和比较例的半导体器件的沟槽部分附近的部分的构造的剖视图。图17A是本实施例的半导体器件的示意性剖视图。图17B是比较例的半导体器件的示意性剖视图。
[0102]如图17B中所示，通过诸如蚀刻的处理而形成沟槽T，使得在沟槽T的底表面和侧表面上出现晶体表面的粗糙度(不均匀度)。如上所述的不均匀度是例如大约0.5nm。当在沟槽T的底表面和侧表面上方形成栅绝缘膜GI和栅电极GE时，栅绝缘膜GI和沟道层CH之间的界面也是不均匀的。因此，沟道形成区也是不均匀的，使得移动通过沟道的在载流子(这里，电子)的迀移率降低。因此，元件的导通电阻增大。
[0103]另一方面，如图17A中所示，当在沟槽T的底表面和侧表面上形成外延再生长层EP时，晶体表面的粗糙度(不均匀度)在外延再生长层EP的表面上减小。另外，在这种情况下，沟道形成在栅绝缘膜GI和外延再生长层EP之间的界面中，使得载流子的迀移率提高。因此，元件的导通电阻减小。
[0?04] 外延再生长层EP的优选膜厚度是Inm至10nm。当膜厚度小于Inm时，不可以使0.5nm的不均匀度充分平坦。另外，当形成膜厚度小于Inm的膜时，难以控制膜厚度，使得膜厚度容易出现变化。当膜厚度大于1nm时，沟槽T的形状的变化增大。具体地讲，沟槽T的宽度和深度大大变化。相比于控制蚀刻，在形成膜时控制膜厚度常常更困难，使得元件特性的变化由于膜厚度变化而增大。当沟槽T的侧表面上方的外延再生长层EP的膜厚度增大时，源电极SE和漏电极DE之间的电阻增大。在沟槽T的侧表面上方的外延再生长层EP中不产生二维电子气2DEG，使得当图17A中示出的距离D增大时，二维电子气2DEG和沟道C之间的距离增大。载流子(这里指电子)从漏电极DE到源电极SE的路径是与沟槽T的侧表面上方的外延再生长层EP交叉的路径，使得优选地，外延再生长层EP的膜厚度小(1nm或更小)。
[0105]当外延再生长层EP的膜厚度小(1nm或更小)时，在绝缘膜IF上方生长的外延再生长层EP的影响小，使得可以省去绝缘膜IF等的再形成过程。具体地讲，当外延再生长层EP的膜厚度大时，在外延再生长期间，会在绝缘膜IF上方出现沉积物。当沉积物厚时，难以通过诸如冲洗的简单处理来去除沉积物，使得另外需要去除过程(蚀刻过程)。在暴露于蚀刻过程的绝缘膜IF的表面中会出现损伤，使得需要重新形成绝缘膜IF的过程。
[0106]在本实施例中，使用GaN层、AlGaN层和GaN层的组合作为沟道层CH、势皇层BA和外延再生长层EP的组合。然而，也可使用另一种组合。
[0107]例如，可使用AlGaN层作为外延再生长层EP。以这种方式，可使用与沟道层CH不同的诸如AlGaN层等氮化物半导体。外延再生长层EP很薄(例如，1nm或更小)，使得即使当使用与沟道层CH不同的诸如AlGaN层等氮化物半导体时，在与沟道层CH的界面中不产生二维电子气，进一步地，通过当使用氮化物半导体时向栅电极GE施加电势，形成沟道C。然而，从晶体生长性质和阈值电压控制的角度看，优选地，使用与沟道层CH相同的氮化物半导体作为外延再生长层EP。
[0108]在图17B中，栅绝缘膜GI与沟槽T的底表面和下侧表面上的沟道层CH接触并且与沟槽T的上侧表面上的势皇层BA接触。当栅绝缘膜GI与含不同成分的半导体层接触时，这些成分之间的界面变成电子陷阱。当电子陷阱彼此靠近时，元件特性会由于电子充入陷阱/被从陷阱中释放而有所不同。
[0109]另一方面，在本实施例(图17A)中，栅绝缘膜GI与外延再生长层EP接触，使得可以减小陷阱的影响并且抑制元件特性的变化。
[0110]应用示例
[0111]在上述实施例(图1)中，绝缘膜IF布置在势皇层BA上方。然而，可在势皇层BA和绝缘膜IF之间设置盖层Cap。图18是示出本实施例的应用示例的半导体器件的构造的剖视图。
[0112]在本应用示例中，如图18中所示，盖层Cap设置在势皇层BA和绝缘膜IF之间。盖层Cap是电子亲和能大于势皇层BA的电子亲和能的氮化物半导体。可使用例如氮化镓(GaN)层作为盖层Cap。通过使用例如金属有机化学气相沉积法，异质外延生长GaN层。
[0113]在这种情况下，形成贯穿绝缘膜IF、盖层Cap和势皇层BA并且到达沟道层CH内部的沟槽T，并且在沟槽T的底表面和侧表面上形成外延再生长层EP。具体地讲，在暴露沟道层CH的沟槽T的底表面、暴露沟道层CH的沟槽T的侧表面的下部部分、暴露势皇层BA的沟槽T的侧表面的中间部分、暴露盖层Cap的沟槽T的侧表面的上部部分上，形成外延再生长层EP。
[0114]在图18中示出的应用示例的情况下，源电极SE和漏电极DE在栅电极GE的两侧处形成在盖层Cap上方。
[0115]同样在应用示例的情况下，以与图1等相同的方式，得到以下效果:通过在沟槽T的底表面和侧表面上的外延再生长层EP，抑制载流子迀移率的降低。
[0116]另外，可以通过设置盖层Cap，减小盖层Cap和源电极SE之间的耦合电阻(欧姆耦合电阻)。另外，可以减小盖层Cap和漏电极DE之间的耦合电阻(欧姆耦合电阻)。
[0117]第二实施例
[0118]在本实施例中，在沟槽T的侧表面上形成的外延再生长层EP的膜厚度小于在沟槽T的底表面上形成的外延再生长层EP的膜厚度。
[0119]下文中，将参照附图详细描述本实施例的半导体器件。在本实施例中，除外延再生长层EP外的构成与第一实施例的半导体器件的构成相同。因此，将省略对与第一实施例中的结构和制造过程相同的结构和制造过程的描述。
[0120]对结构的描述
[0121]图19是示出本实施例的半导体器件的构造的剖视图。图20是示出本实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0122]如图19和图20中所示，同样在本实施例中，外延再生长层EP形成在沟槽T的底表面(底部部分)和侧表面(侧部分)上。外延再生长层EP由氮化物半导体形成。
[0123]在沟槽T的侧表面上形成的外延再生长层EP的膜厚度小于在沟槽T的底表面上形成的外延再生长层EP的膜厚度(图20)。
[0124]外延再生长层EP以这种方式设置在沟槽T的底表面和侧表面上，使得沟槽T的底表面和侧表面的晶体表面的粗糙度(不均匀度)减小并且可以改进栅绝缘膜GI和外延再生长层EP之间的界面的平坦度。因此，可以抑制移动通过在沟槽T的底表面和侧表面上形成的沟道的载流子(这里指电子)的迀移率降低。
[0125]另外，除了沟道层CH之外，还形成外延再生长层EP，使得如第一实施例中描述的，可以减少陷阱的影响并且改进半导体器件的特性。
[0126]另外，根据本实施例，形成在沟槽T的侧表面上的外延再生长层EP的膜厚度小于形成在沟槽T的底表面上的外延再生长层EP的膜厚度，使得可以减小源电极SE和漏电极DE之间的电阻。换句话讲，如参照图17A和图17B在第一实施例中描述的，通过减小二维电子气2DEG和沟道C之间的距离，可以减小源电极SE和漏电极DE之间的电阻。
[0127]对制造方法的描述
[0128]可以使用与第一实施例的过程相同的过程形成本实施例的半导体器件。图21是示出本实施例的半导体器件的制造过程的剖视图。
[0129]例如，以与第一实施例中相同的方式形成沟槽T(参见图5至图9)。从沟槽T的底表面暴露沟道层CH，从沟槽T的侧表面的下部部分暴露沟道层CH，并且从沟槽T的侧表面的上部部分暴露势皇层BA。
[0130]随后，如图21中所示，在沟槽T的底表面和侧表面上方，形成外延再生长层。通过外延法形成这个层。例如，通过使用金属有机化学气相沉积法，在沟槽T的底表面和侧表面上方异质外延生长氮化镓(GaN)层。底表面上方的外延再生长层EP的膜厚度是例如大约3nm，侦瞭面上方的外延再生长层EP的膜厚度是例如大约1.5nm。然而，底表面和侧表面的膜厚度以及膜厚度之比不限于上述的数值。
[0131]例如，使用包括氮化物半导体的构成元素的气体化合物作为原料气体。例如，使用三甲基镓(TMGa)作为Ga原料并且使用NH3作为N原料。例如，可通过在以下状况下异质外延生长外延再生长层EP，能很好地可控地形成外延再生长层(GaN层)EP的薄膜(例如，其厚度是1nm或更小的薄膜):通过增大属于V族材料的NH3的分压与属于III族材料的TMGa的分压之比(V/III比)，减小生长速率。
[0132]沟槽T的底表面的晶体表面是(OOOl)Ga表面并且膜在晶轴(C轴)方向上生长。另一方面，沟槽T的侧表面的晶体表面是与(OOOl)Ga表面不同的表面，使得可以容易地区分膜的生长。例如，可以通过调节诸如生长温度和原料气体(V族、III族)的流量的膜形成条件来调节底表面上方的层和侧表面上方的层的生长速率。例如，当侧表面上方的层的生长速率被设定为底表面上方的层的生长速率的一半时，可以将底表面上方的膜厚度调节成大约3nm并且将侧表面上方的膜厚度调节成大约1.5nm。
[0133]尽管外延再生长层EP的膜形成条件不受限制，但例如可以通过减小V族材料气体与III族材料气体的分压比(V/III比)，相对减小沟槽T的侧表面上方的层的生长速率。另一方面，通过增大分压比(V/III比)，可以减小沟槽T的侧表面上方的层的生长速率和沟槽T的底表面上方的层的生长速率之间的差。
[0134]如上所述，根据本实施例，在沟槽T的侧表面上形成的外延再生长层EP的膜厚度小于在沟槽T的底表面上形成的外延再生长层EP的膜厚度，使得可以减小源电极SE和漏电极DE之间的电阻。
[0135]另外，可以确保沟槽T的底表面处的一定水平的膜厚度，使得可以改进栅绝缘膜GI和外延再生长层EP之间的界面的平坦度。
[0136]第三实施例
[0137]在本实施例中，绝缘膜IF的端部从沟槽T的端部后退预定距离。
[0138]下文中，将参照附图详细描述本实施例的半导体器件。在本实施例中，将省略对与第一实施例中的半导体器件的结构和制造过程相同的结构和制造构成的描述。
[0139]对结构的描述
[0140]图22是示出本实施例的半导体器件的构造的剖视图。图23是示出本实施例的半导体器件的沟槽部分附近的部分的构造的剖视图。
[0141]如图22和图23中所示，同样在本实施例中，外延再生长层EP形成在沟槽T的底表面(底部部分)和侧表面(侧部分)上。外延再生长层EP由氮化物半导体形成。
[0142]这里，绝缘膜IF在开口区OAI中具有开口部分。开口部分被设置在朝向漏电极DE比其中形成沟槽T的区域(开口区0A2)大距离Ld的区域中。换句话讲，绝缘膜IF从沟槽T的面对漏电极DE的端部后退距离Ld。另外，开口部分被设置在朝向源电极SE比其中形成沟槽T的区域(开口区0A2)大距离Ls的区域中。换句话讲，绝缘膜IF从沟槽T的面对源电极SE的端部回撤距离Ls。换句话讲，绝缘膜IF的端部从沟槽T的端部朝向沟槽T的外侧后退。换句话讲，势皇层BA的表面的被暴露的区域(开口区0A2和开口区OAI没有彼此重叠的区域)，也就是说，绝缘膜IF的后退部分(Ld和Ls)对应于势皇层BA的表面被暴露的区域。
[0143]因此，外延再生长层EP还形成在从绝缘膜IF的端部暴露的势皇层BA上方，换句话讲，形成在势皇层BA上方的与沟槽T的端部相距距离Ld的区域和与沟槽T的端部相距距离Ls的区域中。换句话讲，外延再生长层EP还形成在从绝缘膜IF的后退部分(Ld和Ls)暴露的势皇层BA上方。
[0144]当外延再生长层EP以这种方式设置在沟槽T的底表面和侧表面上方和沟槽T的两个端部处的势皇层BA上方时，以与第一实施例中相同的方式，沟槽T的底表面和侧表面的晶体表面的粗糙度(不均匀度)减小并且可以改进栅绝缘膜GI和外延再生长层EP之间的界面的平坦度。因此，可以抑制移动通过在沟槽T的底表面和侧表面上形成的沟道的载流子(这里指电子)的迀移率的降低。
[0145]另外，除了沟道层CH之外，还形成外延再生长层EP，使得如第一实施例中描述的，可以减少陷阱的影响并且改进半导体器件的特性。
[0146]另外，通过将绝缘膜IF的端部朝向源电极SE或漏电极DE后退，栅调节变得更有效。换句话讲，更容易地形成沟道。当绝缘膜IF的端部没有后退时，换句话讲，当绝缘膜IF的端部延伸到沟槽T的端部时，栅绝缘膜GI和绝缘膜IF的层叠膜被布置在沟槽T的两侧。另一方面，在本实施例中，单层栅绝缘膜GI被布置在沟槽T的两侧(在后退部分上)。因此，沟槽T两侦叭后退部分上)的栅电极GE下方的绝缘膜的膜厚度很小，使得沟道容易形成。由此，可以减小沿着沟槽T的侧表面(特别地，沿着面对漏电极DE的侧表面)产生的沟道电阻。
[0147]另外，通过将绝缘膜IF的端部朝向源电极SE或漏电极DE后退来分散电场集中部分。从而，减轻了电场集中现象并且提高了栅的击穿电压。
[0148]在沟槽T的两侧(在后退部分上)，栅绝缘膜GI与外延再生长层EP接触，使得可以减少电流崩塌。换句话讲，当没有形成外延再生长层EP时，暴露于蚀刻的势皇层BA与栅绝缘膜GI接触，使得势皇层BA容易受界面陷阱影响。另一方面，栅绝缘膜GI与外延再生长层EP接触，而陷阱较少，使得可以减少电流崩塌。
[0149]对制造方法的描述
[0150]图24至图31是示出本实施例的半导体器件的制造过程的剖视图。
[0151]如图24中所示，顺序地形成衬底S、沟道层CH、势皇层BA和绝缘膜IF。可通过使用与第一实施例中使用的材料相同的材料，以与第一实施例中相同的方式形成衬底S、沟道层CH、势皇层BA和绝缘膜IF。随后，例如，通过使用CVD法形成氧化硅膜等作为用作掩膜的绝缘膜 IFM0
[0152]随后，如图25中所示，通过使用光刻技术，在用作掩膜的绝缘膜IFM上方，形成在开口区OAl中具有开口部分的光致抗蚀剂膜(图25中未示出)。随后，通过使用光致抗蚀剂膜作为掩膜，蚀刻用作掩膜的绝缘膜IFM。由此，在绝缘膜IF上方形成用作在开口区OAl中具有开口部分的掩膜的绝缘膜IFM。随后，去除光致抗蚀剂膜。
[0153]随后，如图26中所示，通过使用光刻技术形成光致抗蚀剂膜PR31，光致抗蚀剂膜PR31在位于开口区OAl内的开口区0A2中具有开口部分。随后，通过使用光致抗蚀剂膜PR31作为掩膜，蚀刻绝缘膜IF。随后，去除光致抗蚀剂膜PR31。由此，在势皇层BA上方形成在开口区0A2中具有开口部分的绝缘膜IF。另外，在绝缘膜IF上方，布置用作在开口区OAl中具有开口部分并且从开口区0A2的一端后退的掩膜的绝缘膜IFM。
[0154]随后，如图27中所示，通过使用绝缘膜IF和绝缘膜IFM的层叠膜作为掩膜来蚀刻势皇层BA和沟道层CH(也被称为层叠体)，形成贯穿绝缘膜IF和势皇层BA并且到达沟道层CH内部的沟槽T。
[0155]随后，如图28中所示，通过使用绝缘膜IFM作为掩膜，蚀刻绝缘膜IF。换句话讲，蚀刻沟槽T的外周缘部分处的绝缘膜IF。由此，绝缘膜IF面对沟槽T的端部在一个方向上(在图28中，向右)后退距离LcU绝缘膜IF面对沟槽T的端部在另一个方向上(在图28中，向左)后退距离Ls。随后，如图29中所示，通过蚀刻去除用作掩膜的绝缘膜IFM。由此，在开口区0A2中，从沟槽T的底表面暴露沟道层CH，从沟槽T的侧表面的下部部分暴露沟道层CH，从沟槽T的侧表面的上部部分暴露势皇层BA。另外，势皇层BA的表面暴露在开口区OAl中的开口区0A2的外周缘区域(后退部分)。
[0156]随后，如图30中所示，在沟槽T的底表面和侧表面和势皇层BA被暴露的表面(后退部分)上方，形成外延再生长层EP。可用与第一实施例中相同的方式形成外延再生长层EP。外延再生长层EP的膜厚度是例如大约2nm。
[0157]随后，如图31中所示，在外延再生长层EP和绝缘膜IF上方，形成栅绝缘膜GI和栅电极GE。可通过使用与第一实施例中使用的材料相同的材料，用与第一实施例中相同的方式形成栅绝缘膜GI和栅电极GE。
[0158]此后，以与第一实施例中相同的方式，形成层间绝缘膜IL1、源电极SE、漏电极DE和保护绝缘膜PR0(参见图22)。
[0159]可通过上述过程形成图22中示出的半导体器件。上述过程是示例，可通过不同于上述过程的过程制造本实施例的半导体器件。
[0160]在本实施例中，如第三实施例中描述的，在沟槽T的侧表面上形成的外延再生长层EP的膜厚度可以小于在沟槽T的底表面上形成的外延再生长层EP的膜厚度。在这种情况下，在势皇层BA被暴露的表面上方形成的外延再生长层EP的膜厚度可以与在沟槽T的底表面上形成的外延再生长层EP的膜厚度大致相同。
[0161]第四实施例
[0162]在本实施例中，将描述沟槽T的形状的示例。
[0163]图32是示出第四实施例的半导体器件的构造的第一示例的剖视图。如图32中所示，沟槽T的侧表面的倾斜角可以是大约90度。这里沟槽T的倾斜角是沟槽T的侧表面和从沟槽T的底表面延伸的直线之间的夹角Θ。在图32的情况下，Θ是大约90度。在第一实施例(图2)的情况下，Θ小于90度。
[0164]图33是示出本实施例的半导体器件的构造的第二示例的剖视图。如图33中所示，沟槽T的倾斜角可以在势皇层BA的侧表面和沟道层CH的侧表面之间变化。关于这里沟槽T的倾斜角，势皇层BA的侧表面的倾斜角是势皇层BA的侧表面和势皇层BA的底表面之间的夹角9a。另外，关于沟槽T的倾斜角，沟道层CH的侧表面的倾斜角是沟道层CH的侧表面和从沟槽T的底表面延伸的直线之间的夹角0b。
[0165]图34是示出本实施例的半导体器件的构造的第三示例的剖视图。如图34中所示，沟槽T的倾斜角在势皇层BA的侧表面和沟道层CH的侧表面之间变化，另外，势皇层BA的侧表面上的外延再生长层EP的膜厚度和沟道层CH的侧表面上的外延再生长层EP的膜厚度可相互不同。在这种情况下，势皇层BA的侧表面和势皇层BA的底表面之间的夹角0a大约是90度，沟道层CH的侧表面和从沟槽T的底表面延伸的直线之间的夹角0b小于90度。势皇层BA的侧表面上的外延再生长层EP的膜厚度Ta小于沟道层CH的侧表面上的外延再生长层EP的膜厚度(平均膜厚度)Tb。第一示例至第三示例中的沟槽T的形状只是示例，且沟槽T的形状不限于这些形状。可通过调节干法蚀刻的条件，形成具有第一示例至第三示例所示的各形状的沟槽T。
[0166]虽然已经基于实施例具体描述了发明人做出的本发明，但毋庸赘言，本发明并不限于这些实施例并且可在不脱离本发明的范围的情况下以各种方式修改。例如，第一实施例的应用示例中描述的盖层Cap可应用于其它实施例。
[0167]另外，例如，在以上实施例中，使用GaN作为沟道层，使用AlGaN作为势皇层BA，使用GaN作为盖层Cap。然而，这些层不限于这些材料，例如，可使用InGaN作为沟道层CH、可使用Al InN作为势皇层BA，当使用盖层Cap时可使用InGaN作为盖层Cap。以这种方式，可在用于实现沟道层CH、势皇层BA和盖层Cap的功能的范围内，任意地调节用于这些层的材料的组合。
【主权项】
1.一种半导体器件的制造方法，包括以下步骤: (a)在衬底上方形成第一氮化物半导体层； (b)在所述第一氮化物半导体层上方形成第二氮化物半导体层，所述第二氮化物半导体层的电子亲和能小于所述第一氮化物半导体层的电子亲和能； (c)在所述第二氮化物半导体层上方形成绝缘膜； (d)通过蚀刻所述绝缘膜、所述第二氮化物半导体层和所述第一氮化物半导体层，形成贯穿所述绝缘膜和所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部的沟槽； (e)通过使用外延生长法，在所述沟槽的侧表面和底表面上方形成第三氮化物半导体层； (f)在所述第三氮化物半导体层上方形成栅绝缘膜；以及 (g)在所述栅绝缘膜上方形成栅电极。2.根据权利要求1所述的半导体器件的制造方法， 其中，在所述步骤(e)中形成的在所述沟槽的侧表面上方的所述第三氮化物半导体层的膜厚度小于在所述沟槽的底表面上方的所述第三氮化物半导体层的膜厚度。3.根据权利要求1所述的半导体器件的制造方法，进一步包括以下步骤: 在所述步骤(b)和所述步骤(c)之间，(h)在所述第二氮化物半导体层上方形成第四氮化物半导体层，所述第四氮化物半导体层的电子亲和能大于所述第二氮化物半导体层的电子亲和能， 其中，所述步骤(d)是通过蚀刻所述绝缘膜、所述第四氮化物半导体层、所述第二氮化物半导体层和所述第一氮化物半导体层，形成贯穿所述绝缘膜、所述第四氮化物半导体层和所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部的沟槽的步骤。4.根据权利要求1所述的半导体器件的制造方法，进一步包括以下步骤: 在所述步骤(d)和所述步骤(e)之间，(i)通过蚀刻所述绝缘膜位于所述沟槽的外周缘部分处的部分，使所述绝缘膜的端部从所述沟槽的端部朝向所述沟槽的外侧后退， 其中，在所述步骤(e)中的所述第三氮化物半导体层还形成在从所述绝缘膜的后退部分暴露的所述第二氮化物半导体层上方。5.根据权利要求1所述的半导体器件的制造方法， 其中，所述步骤(d)中的所述沟槽的侧表面的至少一部分是倾斜的。6.根据权利要求5所述的半导体器件的制造方法， 其中，在所述沟槽的侧表面中，所述第二氮化物半导体层的侧表面的倾斜角和所述第一氮化物半导体层的侧表面的倾斜角相互不同。7.根据权利要求6所述的半导体器件的制造方法， 其中，所述第二氮化物半导体层的侧表面的倾斜角大于所述第一氮化物半导体层的侧表面的倾斜角。8.根据权利要求1所述的半导体器件的制造方法， 其中，所述第三氮化物半导体层的膜厚度小于或等于10nm。9.一种半导体器件，包括: 第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上方； 第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上方，并且所述第二氮化物半导体层的电子亲和能小于所述第一氮化物半导体层的电子亲和會K; 绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上方； 沟槽，所述沟槽贯穿所述绝缘膜和所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部； 第三氮化物半导体层，所述第三氮化物半导体层形成在所述沟槽的侧表面和底表面上方；以及 栅电极，所述栅电极通过栅绝缘膜形成在所述第三氮化物半导体层上方， 其中，所述第三氮化物半导体层是外延生长层。10.根据权利要求9所述的半导体器件， 其中，在所述沟槽的侧表面上方形成的所述第三氮化物半导体层的膜厚度小于在所述沟槽的底表面上方形成的所述第三氮化物半导体层的膜厚度。11.根据权利要求9所述的半导体器件，所述半导体器件进一步包括: 第四氮化物半导体层，所述第四氮化物半导体层形成在所述第二氮化物半导体层上方，并且所述第四氮化物半导体层的电子亲和能大于所述第二氮化物半导体层的电子亲和會泛， 其中，所述沟槽贯穿所述绝缘膜、所述第四氮化物半导体层和所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部。12.根据权利要求9所述的半导体器件， 其中，所述绝缘膜的端部从所述沟槽的端部朝向所述沟槽的外侧后退，并且 其中，所述第三氮化物半导体层还形成在从所述绝缘膜的后退部分暴露的所述第二氮化物半导体层上方。13.根据权利要求9所述的半导体器件， 其中，所述沟槽的侧表面的至少一部分是倾斜的。14.根据权利要求13所述的半导体器件， 其中，在所述沟槽的侧表面中，所述第二氮化物半导体层的侧表面的倾斜角和所述第一氮化物半导体层的侧表面的倾斜角相互不同。15.根据权利要求14所述的半导体器件， 其中，所述第二氮化物半导体层的侧表面的倾斜角大于所述第一氮化物半导体层的侧表面的倾斜角。
【文档编号】H01L29/778GK105870010SQ201610073025
【公开日】2016年8月17日
【申请日】2016年2月2日
【发明人】增本郎, 增本一郎
【申请人】瑞萨电子株式会社