半导体结构的形成方法

文档序号:9922822阅读:757来源:国知局
半导体结构的形成方法
【技术领域】
[0001] 本发明设及半导体制造领域,尤其设及一种半导体结构的形成方法。
【背景技术】
[0002] 在制造半导体器件时,可使用应力层在晶体管沟道中引发应力,从而调节沟道中 载流子迁移率。互补型金属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMO巧结构包括NMOS结构和PMOS结构,对于CMOS结构来说,需要在NMOS结构上沉积具有张 应力(tensile stress)的应力层,在PMOS结构上沉积具有压应力(compressive stress) 的应力层,应力层通常采用氮化娃制作。
[0003] 随着半导体结构几何尺寸的减小,高深宽比工艺化i曲Aspect Ratio Process, HARP)被用来形成层间介质层,W提高层间介质层(inter-layer dielectric, ILD)的间隙 填充(gap-fill)性能。相比于高密度等离子体化学气相沉积法(皿P-CVD)而言,高深宽比 工艺具有更好的间隙填充能力,并且形成的膜层没有等离子体损伤。
[0004] 然而,采用高深宽比工艺在上述应力层上形成层间介质层后,无论是在生产线上 还是线下,在晶圆进行故障检测(trouble shooting)时,出现故障率过高的困扰,运种困扰 在进行颗粒物问题检测时表现得尤为严重。

【发明内容】

[0005] 本发明解决的问题是提供一种半导体结构的形成方法,W在形成位于应力层上的 层间介质层后,进行晶圆的故障检测时,消除故障检测时故障率过高的困扰。
[0006] 为解决上述问题,本发明提供一种半导体结构的形成方法,包括:
[0007] 在半导体衬底上形成栅极堆叠结构;
[0008] 在所述半导体衬底上形成应力层覆盖所述栅极堆叠结构;
[0009] 对所述应力层表面进行臭氧等离子体处理,W在所述应力层表面形成氧化薄层;
[0010] 在所述臭氧等离子体处理后,在所述应力层上形成层间介质层。 W11] 可选的,所述臭氧等离子体处理中,采用的臭氧流量范围为17000sccm~ 18000sccm〇
[0012] 可选的,所述臭氧等离子体处理中,采用的处理时间范围为35s~45s。
[0013] 可选的,所述臭氧等离子体处理中,采用的溫度范围为370°C~430°C。
[0014] 可选的,所述臭氧等离子体处理中,采用的压强范围为4Tott~lOTott。
[0015] 可选的,所述应力层的材料为氮化娃。
[0016] 可选的,所述氧化薄层的厚度范围为30A~35乂。 阳017] 可选的,采用高深宽比工艺形成所述层间介质层。
[001引可选的,采用正娃酸乙醋形成所述层间介质层。
[0019] 可选的,所述应力层具有拉伸应力或者压缩应力。
[0020] 与现有技术相比,本发明的技术方案具有W下优点:
[0021] 本发明的技术方案中,在半导体衬底上形成栅极堆叠结构,并在所述半导体衬底 上形成应力层覆盖所述栅极堆叠结构,之后,对所述应力层进行臭氧等离子体处理,W在 所述应力层表面形成氧化薄层,然后再在具有所述氧化薄层的所述应力层上形成层间介质 层。由于所述氧化薄层的存在,所述层间介质层相当于直接形成在所述氧化薄层上方,而层 间介质层在所述氧化薄层上的形成速率较快,形成层间介质层的液态材料在汽化过程中, 还未来得及在膜层表面形成气泡,便被继续覆盖,因此膜层表面形成的气泡少,最终形成的 层间介质层表面粗糖度降低,而层间介质层表面粗糖度降低能够防止后续在晶圆进行故障 检测时,发生误检的情况,从而消除故障检测时故障率过高的困扰。
[0022] 进一步,所述氧化薄层的厚度范围为30A~35A。一方面所述氧化薄层的厚度控 制在撕A W上,W保证后续层间介质层全部直接形成在氧化薄层上,从而保证层间介质层 的形成速率提高至所需要求。另一方面,所述氧化薄层的厚度控制在35A W下,W防止所形 成氧化薄层对应力层内部的应力造成影响。此外,氧化薄层的厚度增大会不可避免地延长 工艺时间,导致工艺效率下降。
【附图说明】
[0023] 图1至图3是本发明实施例所提供的半导体结构的形成方法各步骤对应结构示意 图。
【具体实施方式】
[0024] 正如【背景技术】所述,现有方法在采用高深宽比工艺形成位于上的应力层层间介质 层后,进行故障检测时,出现故障率过高的困扰,运种困扰在进行颗粒物问题检测时表现得 尤为严重。
[00巧]分析原因,原来采用高深宽比工艺形成的层间介质层结构较软,并且表面粗糖度 较大,导致在例如颗粒物问题检测时,将粗糖表面误检为颗粒物的情况,造成故障检测时故 障率过高的困扰。
[00%] 进一步分析层间介质层表面粗糖度较大的原因,发现层间介质层的形成材料通常 为正娃酸乙醋,高深宽比工艺直接在应力层上形成层间介质层时,由于应力层通常为氮化 娃材料,由正娃酸乙醋生成的层间介质层在应力层上的沉积形成速率慢,此时液态的正娃 酸乙醋在膜层表面汽化不完全,导致膜层表面生成较多气泡,因此形成的层间介质层表面 粗糖度大。
[0027] 为此,本发明提供一种新的半导体结构的形成方法,所述方法在形成应力层之后, 先对应力层进行臭氧等离子体处理,W在所述应力层表面形成氧化薄层,然后再在具有所 述氧化薄层的所述应力层上形成层间介质层。由于所述氧化薄层的存在,所述层间介质层 相当于直接形成在所述氧化薄层上方,而层间介质层在所述氧化薄层上的形成速率较快, 因此膜层表面形成的气泡少,从而提高层间介质层表面粗糖度,消除故障检测时故障率过 高的困扰。
[0028] 为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明 的具体实施例做详细的说明。
[0029] 本发明实施例提供一种半导体结构的形成方法,请结合参考图I至图3。
[0030] 请参考图1,在半导体衬底100上形成栅极堆叠结构。所述栅极堆叠结构包括栅介 质层120和栅极130。
[0031] 本实施例中,半导体衬底100为娃衬底。在本发明的其它实施例中,所述半导体衬 底100也可W为错娃衬底、III- V族元素化合物衬底、碳化娃衬底或其叠层结构衬底,或绝 缘体上娃衬底,还可W是本领域技术人员公知的其他半导体衬底。
[0032] 本实施例中,半导体衬底100包含n型渗杂物,渗杂的区域在半导体衬底100上形 成N阱结构110,N阱结构110用W制作PMOS晶体管结构,n型渗杂物可为憐(phosphorus) 或石申(arsenic)。
[0033] 在本发明的其它实施例中,半导体衬底100也可W包含P型渗杂物或同时含有两 种渗杂物,其中P型渗杂物可为棚化oron)或BF2, W构成P型阱结构或双阱结构。
[0034] 本实施例中,在半导体衬底100上形成有隔绝区101,W隔绝半导体衬底100的 各种区域。例如,隔绝区101可W用来隔绝NMOS与PMOS晶体管区域。隔绝区101可W 采用区域娃氧化(local oxidation of silicon, LOCO巧或浅沟槽隔绝(shallow trench isolation, STI)。隔绝区101的材料可W包含氧化娃、氮化娃、氮氧化娃或其他合适的材 料,或前述材料的组合。
[0035] 本实施例中,栅介质层120直接形成在半导体衬底100上。栅介质层120的材料 可W为氧化娃。栅介质层120可W采用化学气相沉积法形成。
[0036] 本实施例中,栅极130的材料可W为多晶娃。栅极130和栅介质层120的形成过 程可W为,在半导体衬底100上直接形成氧化娃层,在氧化娃层上沉积多晶娃层,对所述多 晶娃层和氧化娃层进行刻蚀,直至形成栅极130和栅介质层120。 阳037] 本实施例中,还可W在栅极130和栅介质层120两侧形成侧墙140,如图1所示。 具体侧墙140的形成过程可W为:通过化学气相沉积方法在半导体衬底100表面、栅极130 表面和栅介质层120表面淀积一层侧墙材料层(未示出),然后刻蚀去除位于半导体衬底 100表面和栅极130上表面的侧墙材料层,剩余位于栅极130和栅介质层120侧面的侧墙材 料层保留为侧墙140。
[0038] 本实施例中,所述栅极堆叠结构两侧下方的半导体衬底100内还包括源区(未标 注)和漏区(未标注)。具体的,所述源区和漏区的形成过程可W为:W所述栅极堆叠结构 和侧墙为屏蔽掩模,对半导体衬底100进行有源区注入工艺。由于PMOS结构用空穴作为多 数载流子,所W PMOS晶体管结构的源极和漏极为P型,注入的离子为棚或铜等。
[0039] 在本发明的其它实施例中,当形成NMOS晶体管结构时,采用电子作为多数载流 子,相应的源极和漏极为N型,注入的离子为憐或神。
[0040] 图中虽未显示,半导体衬底100内还可W包括其它渗杂区,例如轻渗杂的源/漏区 (LDD),且可实施退火工艺W活化LDD区,退火工艺可包含快速加热退火(RTA)或激光退火 工艺。
[0041 ] 图中虽未显示,但本实施例还包括实施娃化物工艺(silicide process)。具体的, 可在所述源区、漏区和栅极130表面沉积儀(Ni)、铁(Ti)或者钻(Co)等任一种金属,并使 运些金属可W与娃反应,形成娃化物层。
[0042] 请继续参考图1,在半导体衬底100上形成应力层150覆盖所述栅极堆叠结构。
[0043] 本实施例中,应力层150的材料可W为氮化娃。应力层150可W采用化学气相沉 积法形成。应力层150的厚度可W为420A~460A。
[0044] 本实施例中,应力层150具有拉伸应力(tensile stress)的应力层150,应力层 150的其中一个作用是拉大PMOS晶体管的孔隙率,从而提高载电流子的流动速度,提高晶 体管性能。 W45] 在本发明的其它实施例中,当形成NMO
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