半导体结构及其形成方法

半导体结构及其形成方法
【专利摘要】本公开涉及半导体结构与其形成方法。一实施例的形成方法包含形成鳍状物于基板上。鳍状物包含第一结晶半导体材料于基板上，以及第二结晶半导体材料于第一结晶半导体材料上。此方法也包含将鳍状物中的至少部份第一结晶半导体材料与第二结晶半导体材料转换成介电材料，并移除至少部份的介电材料。此方法也包含形成栅极结构于鳍状物上，并形成源极/漏极区于栅极结构的相反两侧上。
【专利说明】
半导体结构及其形成方法
技术领域
[0001] 本公开设及半导体装置，更特别设及FinFET装置与其形成方法。
【背景技术】
[0002] 当半导体产业朝向纳米技术的工艺节点迈进，W达更高的装置密度、更高的效能、 与更低的成本时，在S维设计如罐状场效晶体管（FinFET)面临工艺与设计的问题。举例来 说，一般的FinFET的形成方法具有自基板延伸的薄的垂直罐状物（或罐状结构），其形成方 法为蚀刻基板的部份娃层。FinFET的通道形成于垂直罐状物中。栅极提供于罐状物上，比 如包覆罐状物。罐状物位于通道两侧上，可让栅极自通道两侧控制通道。
[0003] 然而，在半导体工艺中实施运些结构与工艺仍属挑战。举例来说，相邻的罐状物之 间的隔离不足导致FinFET的高漏电流，运将劣化装置效能。

【发明内容】

[0004] 本公开一实施例提供的半导体结构的形成方法包括：形成罐状物于基板上，罐状 物包括第一结晶半导体材料于基板上，W及第二结晶半导体材料于第一结晶半导体材料 上；使罐状物中的至少部份第一结晶半导体材料与第二结晶半导体材料转换成介电材料； 移除至少部份介电材料；形成栅极结构于罐状物上；W及形成源极/漏极区于栅极结构的 相反两侧上。
[0005] 本公开一实施例提供的半导体结构的形成方法，包括：外延成长第一结晶半导体 材料于基板上；外延成长第二结晶半导体材料于第一结晶半导体材料上；图案化第一结晶 半导体材料与第二结晶半导体材料，W形成罐状物于基板上；氧化罐状物中的至少部份第 一结晶半导体材料与第二结晶半导体材料，W形成氧化物材料；移除至少部份氧化物材料； 形成多个隔离区于基板上，W围绕罐状物的较下部份；形成栅极结构于罐状物与隔离区上； W及形成源极/漏极区于栅极结构的相反两侧上。
[0006] 本公开一实施例提供的半导体结构，包括罐状物，位于基板上，其中罐状物包括第 一外延部份，且第一外延部份包括第一材料的第一浓缩区；多个隔离区，位于基板中及罐状 物的相反两侧上，且罐状物的第一外延部份自隔离区之间凸起；介电区，直接位于第一外延 部份下，且介电区的材料不同于隔离区的材料，其中第一材料的第一浓缩区位于第一外延 部份与介电区之间的界面；W及栅极结构，沿着罐状物的侧壁且位于罐状物的上表面上，且 栅极结构定义通道区于第一外延部份中。
【附图说明】 阳007] 图1是一例中，罐状物场效晶体管（Fin阳T)的立体图。
[0008] 图2、图3、图4A-图4B、图5A-图甜、图6A、图她1-图她2、图7A-图7B、图8A-图 8B、图9A-图9B、图IOA-图10C、与图1IA-图1IC是某些实施例中，Fin阳T的形成方法其 中间阶段的剖视图。
[0009] 图12是某些实施例中，工艺的流程图。
[0010] 图13A-图13C、图14A-图14C、图15、与图16是某些实施例中，Fin阳T的形成方 法其中间阶段的剖视图。
[0011] 图17是某些实施例中，工艺的流程图。 阳01引图18与图19是某些实施例中，结构的剖视图。
[001引图20-图22是实施例中，样品的穿透式电子显微镜（TEM)影像。
[0014] 图23-图24是某些实施例中，结构的剖视图。 阳01引 图25-图27是实施例中，样品的TEM影像。
[0016] 其中，附图标记说明如下：
[0017] B-B、C-C 剖线 阳0化]30 Fin阳T
[0019] 32、50 基板
[0020] 34隔离区 阳02 U 36罐状物 阳0巧 38栅极介电物 阳02引 40栅极
[0024] 42、44、88源极/漏极区 阳0巧]52 APT区
[0026] 54注入步骤
[0027] 60半导体带 阳0測 62图案化基板
[0029] 64娃错层
[0030] 66、74半导体层 阳03U 68遮罩层 阳0巧 70娃错介电区
[0033] 72介电材料区
[0034] 76隔离区 阳0对 78、94栅极介电物
[0036] 80、96 栅极
[0037] 82 遮罩 阳03引 84栅极密封间隔物
[0039] 86、92 凹陷
[0040] 90 ILD W41] 98接点
[0042] 100A、100B、100C 错残留区
[0043] 200、202、204、206、208、210、212、214、216、218、220、222、224、226、230、232、234 步骤
【具体实施方式】
[0044] 下述内容提供的不同实施例可实施本公开的不同结构。特定构件与排列的实施例 是用W简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两 者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重 复标号，但运些重复仅用W简化与清楚说明，不代表不同实施例及/或设置之间具有相同 标号的单元之间具有相同的对应关系。 W45] 此外，空间性的相对用语如"下方V'其下V'较下方V'上方V'较上方"、或类似用 语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至 W其他方向使用的元件，而非局限于图示方向。元件也可转动90°或其他角度，因此方向性 用语仅用W说明图示中的方向。
[0046] 多种实施例提供罐状物场效晶体管（FinFET)与其形成方法，W及形成FinFET的 中间阶段。在某些实施例中，FinFET的形成方法采用栅极后制工艺。在其他实施例中，可采 用栅极优先工艺。某些实施例也可用于平面装置如平面FET。下述内容也包含实施例的某 些变化。本领域技术人员应理解，其他改良也属其他实施例的范畴。虽然下述实施例的方法 具有特定顺序，但其他实施例的方法可W合逻辑的顺序进行，并可包含较少或较多的步骤。
[0047] 在提及特定实施例之前，本公开一般先提及实施例的有利特征。一般而言，本公 开是半导体装置与其形成方法，可提供简易且成本低的工艺，W达FinFET中的未渗杂通道 并改良装置。此外，运些简易且成本低的制可达绝缘体上通道（有时称作氧化物上通道）。 特别的是，下述实施例包含方向性的氧化罐状物步骤，使罐状物的侧壁更垂直于基板的主 要表面，也控制通道下的绝缘层中的错残留量。控制错残留可增加FinFET装置的可信度， 因为错残留会扩散至栅极结构并降低FinFET装置的可信度。此外，罐状物的外延部份是外 延成长如毯覆层，其通常比外延成长于沟槽/凹陷中的半导体结构具有较少缺陷及较高品 质。
[0048] 图1是一例中，Fin阳T 30的立体图。Fin阳T 30包含罐状物36于基板32上。基 板32包含隔离区34,且罐状物自相邻的隔离区34之间凸起于隔离区34上。栅极介电物 38沿着罐状物36的侧壁与上表面，而栅极40位于栅极介电物38上。源极/漏极区42与 44对应栅极介电物38与栅极40,分别位于罐状物36的相反两侧中，图1更包含后续图式 所用的剖线。剖线B-B横越FinFET 30的通道、栅极介电物38、与栅极40。剖线C-C平行 于剖线B-B，且横越源极/漏极区42。为清楚说明，后续图式将对应上述剖线。 W例图2-图IlC是一实施例中，Fin阳T的形成方法其中间阶段的剖视图，而图12是 上述工艺的流程图。图2至图IlC形成的Fin阳T与图1中的Fin阳T 30类似，不过前者包 含多个FinFET。在图4A至图IlC中，图式标号含A者是立体图，图式标号含B者是对应剖 线B-B的剖视图，而图式标含含C者是对应剖线C-C的剖视图。
[0050] 图2图示基板50。基板50可为半导体基板如基体半导体、绝缘层上半导体（SOI) 基板、或类似物，且可渗杂n型或P型渗质或未渗杂。基板50可为晶圆如娃晶圆。一般而言， SOI基板包含半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物度0讶层、 氧化娃层、或类似物。绝缘层位于基板（通常为娃或玻璃）上。其他基板可为多层或组成 渐变基板。在某些实施例中，基板50的半导体材料可为娃或错，半导体化合物如碳化娃、神 化嫁、憐化嫁、憐化铜、神化铜、及/或錬化铜，半导体合金如SiGe、GaAsP、AlInAs、AlGaAs、 GalnAs、GalnP、GalnAsP、或上述的组合。
[0051] 基板50可包含集成电路装置（未图示）。本领域技术人员应理解，多种集成电路 装置如晶体管、二极管、电容、电阻、类似物、或上述的组合可形成于基板50之中及/或之 上，W符合用于FinFET的设计的结构与功能需求。集成电路装置的形成方法可为任何合适 方法。
[0052] 图2对应步骤200,形成APT (抗击穿）区52于基板50中。在某些实施例中，APT 区的形成方法为进行于基板50的顶部上的注入步骤54。注入于APT区中的渗质导电型态， 与基板50的井区（未图示）的导电型态相同。APT区52延伸于后续形成的源极/漏极区 88 (见图IlA与图11C)下方，可降低源极/漏极区88至基板50的漏电流。APT区52的渗 杂浓度可介于约lE18/cm3至约lE19/cm3之间。
[0053] 如图3所示，形成娃错层64 (如毯覆层）于基板50与APT区52上，并形成半导 体层66 (如毯覆层）于娃错层64上（步骤202)。在某些实施例中，娃错层64与半导体层 66为外延工艺形成的结晶层。在某些实施例中，娃错层64的厚度介于约5nm至约15nm之 间。娃错层64的错原子％介于约15原子％至约35原子％之间，不过也可高于或低于上述 范围。然而可W理解的是，说明书中的数值范围仅用W举例，且可改变为其他数值。
[0054] 形成于娃错层64上的半导体层66可包含一或多个半导体层。在某些实施例中， 半导体层66为纯娃层而不包含错。在某些实施例中，半导体层66可为实质上纯娃层，且包 含小于1原子％的错。半导体层66可为本征层，即未渗杂P型与n型渗质。 阳化5] 如图3所示，形成遮罩层68于半导体层66上（步骤204)。在某些实施例中，遮罩 层68为硬遮罩。遮罩层68可为氮化娃、氮氧化娃、碳化娃、碳氮化娃、类似物、或上述的组 合。为清楚说明，后续图式将省略APT区52。
[0056] 如图4A与图4B所示，形成半导体带60 (步骤206)。在某些实施例中，半导体带 60的形成方法为蚀刻沟槽于遮罩层68、半导体层66、娃错层64、与基板50中。基板50其 图案化部份，即图4A与图4B所示的图案化基板62。半导体层66与娃错层64的图案化部 份及图案化基板62统称为半导体带60。半导体带60也可称作半导体罐状物。上述蚀刻可 为任何可接受的蚀刻工艺如反应性离子蚀刻巧IE)、中性束蚀刻（NB巧、类似工艺、或上述 的组合。上述蚀刻可为非等向性。
[0057] 在图5A与图5B中，部份半导体带60转换为介电材料（步骤208)。在某些实施例 中，上述转换工艺为氧化工艺。氧化工艺可采用蒸气炉。举例来说，可将包含半导体带60的 基板50置于炉中，使基板50暴露至蒸汽环境。蒸汽环境的溫度可介于约400°C至约600°C 之间，比如约500°C。水蒸汽的流速可介于约IOOsccm至约1000 sccm之间。基板50暴露至 炉中蒸汽环境的时间可介于约0. 5小时至约3小时之间，比如约1小时。如图5A与图5B 所示，半导体层66的较外部份可转换为介电材料区72,并保留半导体层74。此外，娃错层 64可完全转换为娃错介电区70。在某些实施例中，娃错介电区70的组成为氧化娃错。除 上述转换工艺，也可采用其他转换工艺。
[005引在相同的娃错区中，使娃错中的娃氧化，比使娃错中的错氧化容易。综上所述，娃 错介电区70中的娃原子被氧化，而娃错介电区70中的错原子朝娃错介电区70的中屯、扩 散，即娃错介电区70其中屯、的错比例在氧化工艺后比氧化工艺前高。
[0059] 在某些实施例中，介电材料区72的厚度由半导体带60的顶部（靠近遮罩层68) 向半导体带60的底部增加，如图5A与图5B所示。在运些实施例中，转换工艺可为方向性 的转换工艺如方向性的氧化工艺，其采用遮罩层68作为氧化遮罩。举例来说，方向性的氧 化工艺为气体簇离子束氧化法。 W60] 在图6A、图6B1、与图她2中，移除介电材料区72,并视情况（非必要）移除部份的 娃错介电区70 (步骤210)。移除介电材料区72使半导体层74的侧壁更垂直于基板50的 主要表面，且可增进FinFET装置的效能与控制。介电材料区72的移除方法可为蚀刻工艺。 蚀刻可为任何可接受的蚀刻工艺如湿蚀刻工艺、干蚀刻工艺、类似工艺、或上述的组合。蚀 刻可为等向或非等向。在图6B1所示的实施例中，蚀刻工艺对娃错介电区70、半导体层74、 与图案化基板62具有选择性，因此实质上不蚀刻娃错介电区70。在图她2所示的实施例 中，也蚀刻娃错介电区70使其侧壁与半导体层74的侧壁邮连。
[0061] 如图7A与图7B所示，形成绝缘材料于相邻的半导体带60之间，W形成隔离区 76 (步骤212)。绝缘材料可为氧化物如氧化娃、氮化物、类似物、或上述的组合，且其形成方 法可为高密度电浆化学气相沉积（皿P-CVD)、可流动CVD (FCVD，比如将CVD为主的材料沉积 于远端电浆系统中，并后硬化使其转换成另一材料如氧化物）、类似方法、或上述的组合。任 何可接受的工艺形成的其他绝缘材料也可用于此步骤。在此实施例中，绝缘材料为FCVD工 艺形成的氧化娃。形成绝缘材料后，可进行回火工艺。如图7A与图7B所示，可采用平坦化 工艺如化学机械抛光（CM巧移除任何多余的绝缘材料，使隔离区76的上表面与半导体带60 的上表面共平面（步骤214)。
[00创如图8A与图8B所示，使隔离区76凹陷（步骤216) W形成浅沟槽隔离（STI)区。 隔离区76凹陷后，半导体带60的半导体层74自相邻的隔离区76之间凸起，W形成半导体 罐状物。如图所示，隔离区76的上表面高于娃错介电区70的上表面。在其他实施例中，隔 离区76的上表面可低于娃错介电区70的上表面并高于娃错介电区70的下表面，或者隔离 区76的上表面可低于娃错介电区70的下表面。此外，隔离区76的上表面可为图示的平坦 表面、凸面、凹面（如碟状）、或上述的组合。隔离区76的上表面的形状如平坦、凸面、及/ 或凹面的形成方法为合适蚀刻。隔离区76的凹陷方法可为可接受的蚀刻工艺，比如对隔离 区76的材料具有选择性的蚀刻工艺。举例来说，上述凹陷工艺可采用CERTA茵渡蚀刻品 的化学氧化物移除法、应用材料SICONI工具、或稀氨氣酸。
[0063] 如图9A与图9B所示，形成栅极结构于半导体层74的罐状物上（步骤218)。介电 层（未图示）形成于半导体层74的罐状物与隔离区76上。举例来说，介电层可为氧化娃、 氮化娃、上述的多层结构、或类似物，且其沉积方法或热成长方法可为可接受的技术。在某 些实施例中，介电层可为高介电常数的介电材料。在运些实施例中，介电层的介电常数大于 约7. 0,且可为下述金属的氧化物或娃酸盐：册、41、2'、1曰、]\%、8曰、1'1、口13、上述的多层物、或 上述的组合。上述介电层的形成方法可为原子束沉积（M抓）、原子层沉积（ALD)、电浆增强 CVD (阳CVD)、或类似方法。
[0064] 栅极层（未图示）形成于介电层上，而遮罩层（未图示）形成于栅极层上。可沉 积栅极层于介电层上，再进行平坦化如CMP。遮罩层可沉积于栅极层上。举例来说，栅极层 可为多晶娃，但也可为其他材料。在某些实施例中，栅极层可为含金属材料如TiN、TaN、TaC、 0〇、脚、41、上述的组合、或上述的多层结构。举例来说，遮罩层的组成可为氮化娃或类似物。
[0065] 在形成上述层状物后，可采用可接受的光微影与蚀刻技术图案化遮罩层，W形成 遮罩82。通过可接受的蚀刻技术，可将遮罩82的图案转移至栅极层与介电层，W形成栅极 80与栅极介电物78。栅极80与栅极介电物78覆盖半导体层74的罐状物其个别的通道区。 栅极80的纵向实质上垂直于个别半导体层74的罐状物的纵向。
[0066] 在形成栅极80与栅极介电物78后，可形成栅极密封间隔物84于栅极与遮罩82 露出的表面上。在热氧化或沉积工艺后，进行非等向蚀刻可形成上述栅极密封间隔物84。
[0067] 如图10A、图10B、与图IOC所示，移除栅极结构W外的半导体层74的罐状物与娃 错介电区70 (步骤220)。栅极结构可作为移除半导体层74的罐状物与娃错介电区70的遮 罩。上述步骤可形成凹陷86于图案化基板62、半导体层74的罐状物、及/或隔离区76中。 在某些实施例中，移除所有不直接位于栅极结构下的部份娃错介电区70。在其他实施例中， 保留不位于栅极结构下的某些部份娃错介电区70。凹陷86的形成方法可为任何可接受的 蚀刻工艺如RIE、NBE、氨氧化四甲基锭（TMAH)、氨氧化锭、在娃与隔离区76的材料之间具有 良好蚀刻选择性且可蚀刻娃的湿蚀刻品、类似方法、或上述的组合。蚀刻可为非等向性。蚀 刻半导体层74的罐状物与娃错介电区70的方法可为单一蚀刻工艺或多重蚀刻工艺，比如 用于半导体层74的罐状物的第一蚀刻工艺与用于娃错介电区70的第二蚀刻工艺。凹陷86 其至少部份下表面露出图案化基板62的表面。如图所示，蚀刻工艺后的凹陷86的下表面 包含图案化基板62的所有上表面。在此实施例中，图案化基板62的上表面各自平坦。在 其他实施例中，图案化基板62的上表面可具有不同形态。 W側如图11A、图11B、与图IlC所示，形成源极/漏极区88(步骤22。。源极/漏极区 88形成于凹陷86中的方法为外延材料于凹陷86中，且外延法可为有机金属CVD(MOCVD)、 原子束外延（MBE)、液相外延（LP巧、气相外延（VP巧、选择性外延成长（SEG)、类似方法、或 上述的组合。如图11A、图11B、与图IlC所示，由于隔离区76阻挡，源极/漏极区88先垂 直成长而非水平成长于凹陷86中。在完全填满凹陷86后，才垂直与水平地成长源极/漏 极区88 W形成刻面。
[0069] 在Fin阳T为n型Fin阳T的某些实施例中，源极/漏极区88包含碳化娃（SiC)、 憐化娃（SiP)、渗杂憐的碳化娃（SiCP)、或类似物。在Fin阳T为P型Fin阳T的其他实施例 中，源极/漏极区88包含SiGe,且P型杂质可为棚或铜。
[0070] 外延的源极/漏极区88可注入渗质，之后进行回火。注入工艺可包含形成图案化 遮罩如光阻，W覆盖FinFET其所欲保护的区域免于注入工艺的影响。源极/漏极区88的 杂质浓度可介于约IQi9Cm 3至约10 2Icm 3之间。在某些实施例中，外延的源极/漏极区88可 在成长时临场渗杂。
[0071] 接着可进行Fin阳T装置的后续工艺，比如形成一或多个层间介电层与接点。运些 工艺将搭配图13A-图13C、图14A-图14C、图15、与图16说明于下。 阳07引 图13A-图13C、图14A-图14C、图15、与图16是另一实施例中，Fin阳T的形成方法 其中间阶段的剖视图，而图17是上述形成方法的流程图。图13A-图13C、图14A-图14C、图 15、与图16形成的Fin阳T与图1的Fin阳T 30类似，除了包含多个Fin阳T。在图13A-图 13C与图14A-图14C中，图式标号含A者是立体图，图式标号含B者是对应剖线B-B的剖视 图，而图式标含含C者是对应剖线C-C的剖视图。图15与图16对应剖线C-C的剖视图。 [0073] 此实施例与前述的图2至图IlC的实施例类似，除了此实施例为栅极后制工艺 (又称作置换栅极工艺），而先前实施例为栅极优先工艺。此实施例与先前实施例类似的细 节将不再寶述于下。
[0074] 此实施例同样进行图2至图lie与步骤200至222,差别在于栅极80为虚置的栅 极，而栅极介电物78为虚置的栅极介电物（图17中的步骤230)。在图13A-图13C中，沉 积ILD(层间介电物）90于图IlA-图lie中的结构上（步骤224)。ILD 90可为介电材料 如憐娃酸盐玻璃（PSG)、棚娃酸盐玻璃度SG)、渗杂棚的憐娃酸盐玻璃度PSG)、未渗杂的娃 酸盐玻璃扣SG)、或类似物，且其沉积方法可为任何合适方法如CVD、PECVD、或FCVD。 阳07引如图13A-图13C所示，可进一步进行平坦化工艺如CMP使ILD 90的上表面与虚 置的栅极80的上表面齐平。CMP也可移除虚置的栅极80上的遮罩82。综上所述，虚置的 栅极80其上表面可自ILD 90露出。
[0076] 如图13A-图13C所示，W蚀刻步骤移除虚置栅极80、视情况（非必要）形成的栅 极密封间隔物、W及直接位于虚置的栅极80下的虚置的栅极介电物78, W形成凹陷92 (步 骤232)。凹陷92露出半导体层74的罐状物的通道区。通道区位于相邻的一对外延的源 极/漏极区88之间。在蚀刻移除虚置的栅极80时，虚置的栅极介电物78可作为蚀刻停止 层。在移除虚置的栅极80后，接着可移除虚置的栅极介电物78与栅极密封间隔物84。 阳077] 在图14A-图14C中，形成置换栅极的栅极介电物94与栅极96 (步骤234)。栅极 介电物94顺应性地沉积于凹陷92中，比如半导体层74的罐状物的上表面与侧壁上、栅极 密封间隔物84的侧壁上（若栅极密封间隔物存在）或ILD 90的侧壁上（若栅极密封间隔 物不存在）、W及ILD 90的上表面上。在某些实施例中，栅极介电物94可为氧化娃、氮化 娃、或上述的多层结构。在其他实施例中，栅极介电物94可为高介电常数介电材料。在运 些实施例中，栅极介电物94的介电常数可大于约7. 0,其可包含下述金属的氧化物或娃化 物：册、41、2'、1^曰、1旨、8曰、1'1、？13、或上述的组合。栅极介电物94的形成方法可为180、4〇)、 阳CVD、或类似方法。
[0078] 接着可沉积栅极96于栅极介电物94上W填入凹陷92的其余部份。栅极96可为 含金属材料如TiN、TaN、化C、Co、Ru、Al、上述的组合、或上述的多层结构。在填入栅极96 后，可进行平坦化工艺如CMP W移除超出ILD 90上表面的多余部份栅极介电物94与栅极 96。上述步骤保留的栅极96与栅极介电物94形成的FinFET的置换栅极。 阳0巧]在图15与图16中，形成接点98穿过ILD 90 (步骤226)。在图15所示的一实施 例中，不同接点98连接至每一源极/漏极区88。在图16所示的一实施例中，单一接点98 接触FinFET中多个（不一定为全部）源极/漏极区88。形成用于接点98的开口穿过ILD 90。开口的形成方法可为可接受的光微影与蚀刻技术。衬垫如扩散阻障层、黏着层、或类似 物，W及导电材料形成于开口中。衬垫可包含铁、氮化铁、粗、氮化粗、或类似物。导电材料 可为铜、铜合金、银、金、鹤、侣、儀、或类似物。接着可进行平坦化工艺如CMP自ILD 90的表 面移除多余的材料。保留于开口中的衬垫与导电材料即接点98。接着可进行回火W形成 娃化物于源极/漏极区88与接点98的界面处。接点98物理与电性禪接至源极/漏极区 88 O
[0080] 虽然未图示，但本领域技术人员应理解可在图14A-图14C、图15、与图16的结构 上进行额外工艺步骤。举例来说，可形成多种金属间介电物（IMD)与对应的金属化物于ILD 90上。此外，可形成接点穿过上方的介电层W接触栅极96。
[0081] 图18与图19是某些实施例中，结构的剖视图。图18与图19为保留于娃错介电 区70、半导体层74的罐状物、图案化基板62、与隔离区76中的错残留型态。图18对应图 6B2中的娃错介电区70,而图19对应图6B1的娃错介电区70。虽然图18与图19为栅极后 制的栅极介电物94与栅极96,其错残留区100AU00B、与IOOC的型态也存在于图IlA-图 IlC的栅极优先工艺。此外，即使前述图式省略错残留区100AU00B、与IOOC W简化图式， 错残留区100AU00B、与IOOC仍可存在于前述实施例中转换成介电物的步骤208开始时。
[0082] 图18包含错残留区IOOA于半导体层74的罐状物与图案化基板62中、错残留区 IOOB于娃错介电区70中、W及错残留区IOOC于隔离区76中。错残留区IOOA位于娃错介 电区70与半导体层74的罐状物与图案化基板62之间的界面。错残留区IOOB与IOOC分 别位于娃错介电区70与隔离区76中并被其包围。在某些实施例中，错残留区IOOA中的错 含量介于约1原子％至约20原子％之间。在某些实施例中，错残留区IOOB中的错含量介 于约1原子％至约20原子％之间。在某些实施例中，错残留区IOOC中的错含量介于约1 原子％至约20原子％之间。控制错残留区使其具有较低的错含量很重要，因为较高的错含 量会扩散至栅极结构并降低FinFET装置的效能与可信度。
[008引图19包含错残留区IOOA于半导体层74的罐状物与图案化基板62中，化及错残留 区IOOB于娃错介电区70中。在某些实施例中，错残留区IOOA中的错含量介于约1原子％ 至约20原子％之间。在某些实施例中，错残留区IOOB中的错含量介于约1原子％至约20 原子％之间。
[0084] 图20至图22是图18与图19的实施例中，样品的穿透式电子显微镜灯EM)影像。 图20与图21是沿着图1中的剖线B-B的剖视图，而图22是沿着半导体层74的罐状物的 长度方向的剖视图。 阳0化]图20显示图案化基板62、娃错介电区70、半导体层74的罐状物、隔离区76、与错 残留区1004、1008、与100(：。
[0086] 同样地，图21与图22是样品的TEM影像，其强调错残留浓度的位置。图21与图 22显示图案化基板62、娃错介电区70、半导体层74的罐状物、隔离区76、与错残留区100A、 100B、与100C。在图20至图22中，错残留区属于IOOB或IOOC取决于娃错介电区70的型 态，见图18与图19。
[0087] 图23与图24是某些实施例中，结构的剖视图。图23与图24的实施例与图18至 图19的实施例类似，差别在进行错残留物的清除步骤，W降低/移除娃错介电区70中的错 残留物。
[0088] 为保留于娃错介电区70、半导体层74的罐状物、图案化基板62、与隔离区76中的 错残留型态。在某些实施例中，错残留物的清除步骤进行于图8A与图8B对应的中间阶段， 或进行于图13A至图13C对应的中间阶段。在其他实施例中，可在工艺的其他阶段进行错 残留物的清除步骤。
[0089] 错残留物的清除步骤可包含低压与高溫的回火工艺。在某些实施例中，错残留物 的清除步骤的工艺压力介约10 3大气压（atm)至约10 7atm之间（如约10 5atm)，且工艺溫 度介于约700°C至约Iiocrc之间（如约900°C )。在错残留物的清除步骤后，娃错介电区70 可实质上不具有错残留物，即图23与图24中的实施例不具有错残留区100B。如此一来， 图23与图24的实施例仅具有错残留区IOOA于半导体层74的罐状物与图案化基板62中。 在某些实施例中，错残留区IOOA中的错含量介于约1原子％至约20原子％之间。在一实 施例中，错残留区IOOA中的错含量介于约1原子％至约20原子％之间。错残留区IOOA中 的错含量小于10原子％。控制错残留区使其具有较低的错含量很重要，因为较高的错含量 会扩散至栅极结构并降低FinFET装置的效能与可信度。
[0090] 图25至图27是图23与图24的实施例中，样品的穿透式电子显微镜灯EM)影像。 图25至图7是沿着图1中的剖线B-B的剖视图。图25显示图案化基板62、娃错介电区70、 半导体层74的罐状物、与隔离区76。
[0091] 同样地，图26与图27是样品的TEM影像，分别强调错残留物与娃浓度的位置。图 26与图27显示图案化基板62、娃错介电区70、半导体层74的罐状物、隔离区76、与错残留 区 100A。
[0092] 上述实施例可达某些优点。举例来说，本公开是半导体装置与其形成方法，可提供 简单且低成本的工艺W达FinFET中的未渗杂通道W改善装置。此外，上述简单且低成本的 工艺可形成通道于绝缘物上（有时称作氧化物上通道）。特别的是，上述实施例包含方向性 的氧化罐状物步骤，可让罐状物的侧壁更垂直于基板的主要表面，W增进装置的效能与控 审IJ。此外，本公开控制通道下绝缘层中的错残余量。由于错残余物可扩散至栅极结构并降 低FinFET装置的可信度，控制错残余物可增加FinFET装置的可信度。此外，罐状物的外延 部份是外延成长的毯覆层，其比外延成长于沟槽/凹陷中的半导体结构具有较少缺陷与较 局品质。
[0093] 本公开一实施例的方法包括形成罐状物于基板上。罐状物包括第一结晶半导体材 料于基板上，W及第二结晶半导体材料于第一结晶半导体材料上。此方法也包括使罐状物 中的至少部份第一结晶半导体材料与第二结晶半导体材料转换成介电材料，W及移除至少 部份介电材料。此方法也包括形成栅极结构于罐状物上，W及形成源极/漏极区于栅极结 构的相反两侧上。
[0094] 本公开另一实施例的方法包括外延成长第一结晶半导体材料于基板上；外延成长 第二结晶半导体材料于第一结晶半导体材料上；W及图案化第一结晶半导体材料与第二结 晶半导体材料，W形成罐状物于基板上。此方法也包含形成多个隔离区于基板上W围绕罐 状物的较下部份，W及氧化罐状物中的至少部份第一结晶半导体材料与第二结晶半导体材 料，W形成氧化物材料。此方法也包含移除至少部份氧化物材料；形成栅极结构于罐状物与 隔离区上；W及形成源极/漏极区于栅极结构的相反两侧上。
[00巧]本公开又一实施例的结构包括罐状物位于基板上，且罐状物包括第一外延部份。 第一外延部份包括第一材料的第一浓缩区。上述结构也包含多个隔离区位于基板中及罐状 物的相反两侧上，且罐状物的第一外延部份自隔离区之间凸起。介电区直接位于第一外延 部份下，且介电区的材料不同于隔离区的材料。第一材料的第一浓缩区位于第一外延部份 与介电区之间的界面。栅极结构沿着罐状物的侧壁且位于罐状物的上表面上，且栅极结构 定义通道区于第一外延部份中。
[0096] 上述实施例的特征有利于本领域技术人员理解本公开。本领域技术人员应理解可 采用本公开作基础，设计并变化其他工艺与结构W完成上述实施例的相同目的及/或相同 优点。本领域技术人员也应理解，运些等效置换并未脱离本公开的精神与范畴，并可在未脱 离本公开的精神与范畴的前提下进行改变、替换、或更动。
【主权项】
1. 一种半导体结构的形成方法，包括： 形成一鳍状物于一基板上，该鳍状物包括一第一结晶半导体材料于该基板上，以及一 第二结晶半导体材料于该第一结晶半导体材料上； 使该鳍状物中的至少部份该第一结晶半导体材料与该第二结晶半导体材料转换成一 介电材料； 移除至少部份该介电材料； 形成一栅极结构于该鳍状物上；以及 形成源极/漏极区于该栅极结构的相反两侧上。2. 如权利要求1所述的方法，其中转换成该介电材料的步骤采用一方向性氧化工艺。3. 如权利要求2所述的方法，其中该第二结晶半导体材料转换成的该介电材料其厚 度，自该第二结晶半导体的上表面朝该第二结晶半导体的下表面增加。4. 如权利要求1所述的方法，其中该第一结晶半导体材料为硅，且该第二结晶半导体 材料为娃锗，且该介电材料为氧化娃锗。5. 如权利要求1所述的方法，其中转换成该介电材料的步骤形成该第一结晶半导体材 料的浓缩区，且至少部份该浓缩区位于该第二结晶半导体材料中。6. 如权利要求1所述的方法，其中该介电材料围绕该第一结晶半导体材料的至少部份 该浓缩区。7. 如权利要求6所述的方法，更包括： 进行一低压回火工艺以移除该介电材料围绕的该第一结晶半导体材料的该浓缩区。8. 如权利要求5所述的方法，其中该第一结晶半导体材料为锗。9. 一种半导体结构的形成方法，包括： 外延成长一第一结晶半导体材料于一基板上； 外延成长一第二结晶半导体材料于该第一结晶半导体材料上； 图案化该第一结晶半导体材料与该第二结晶半导体材料，以形成一鳍状物于该基板 上； 氧化该鳍状物中的至少部份该第一结晶半导体材料与该第二结晶半导体材料，以形成 一氧化物材料； 移除至少部份该氧化物材料； 形成多个隔离区于该基板上，以围绕该鳍状物的较下部份； 形成一栅极结构于该鳍状物与所述多个隔离区上；以及 形成源极/漏极区于该栅极结构的相反两侧上。10. -种半导体结构，包括： 一鳍状物，位于一基板上，其中该鳍状物包括一第一外延部份，且该第一外延部份包括 一第一材料的一第一浓缩区； 多个隔离区，位于该基板中及该鳍状物的相反两侧上，且该鳍状物的该第一外延部份 自所述多个隔离区之间凸起； 一介电区，直接位于该第一外延部份下，且该介电区的材料不同于所述多个隔离区的 材料，其中该第一材料的该第一浓缩区位于该第一外延部份与该介电区之间的界面；以及 一栅极结构，沿着该鳍状物的侧壁且位于该鳍状物的上表面上，且该栅极结构定义一
【文档编号】H01L29/06GK106098557SQ201510785696
【公开日】2016年11月9日
【申请日】2015年11月16日
【发明人】王志豪, 蔡庆威, 刘继文, 江国诚, 廖忠志, 连万益
【申请人】台湾积体电路制造股份有限公司