形成半导体结构的方法
【专利摘要】本发明公开一种形成半导体结构的方法，该方法包括：提供一半导体基底；形成一栅极介电层于该半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点；形成一栅极电极于该栅极介电层上；形成一掩模层于该半导体基底与该栅极电极上，其中邻接该接合点的该掩模层的一第一部份至少薄于远离该接合点的该掩模层的一第二部份；在形成该掩模层的步骤之后，执行一环形/口袋注入以引进一环形/口袋掺杂物进入该半导体基底；以及在该环形/口袋注入后，移除该掩模层。其发明可以降低源极/漏极与源极/漏极延伸区电阻与降低价电子带到传导带的漏电流。
【专利说明】形成半导体结构的方法
[0001 ] 本申请是申请号为200810171393.7、申请日为2008年10月23日、发明名称为“形成半导体结构的方法”的发明专利申请的分案申请。
技术领域
[0002]本发明涉及一种半导体元件，且特别涉及金属氧化物半导体(metal-oxide-s emi conductor，MOS)元件的结构与制造方法。
【背景技术】
[0003]伴随着集成电路的缩小化，金属氧化物半导体元件变得越来越小。而金属氧化物半导体元件的接合深度也因此缩小。而缩小使形成工艺产生技术困难。例如，为了减少在源极与漏极区的薄膜电阻(sheet resistance)，小的金属氧化物半导体元件在源极与漏极区中需要高掺杂浓度。此造成掺杂分布(doping profile)更为陆峭。
[0004]图1显示一MOS元件形成的一中间工艺的剖面图。于半导体基底2上形成栅极介电层4与栅极电极6。借由垂直注入一掺杂物于，源极/漏极延伸(source/drain extens1n,SDE)区8于基底2中形成。借由注入具有相对于源极/漏极延伸区8的导电形式的一掺杂物，也在基底2中形成环形/口袋区10。优选为环形/口袋区(halo/pocket reg1n) 10为倾斜角度注入，以使其更延伸进入通道区。环形/口袋区10相较于源极/漏极延伸区8，更加延伸深入基底2中。通常使用一相同的掩模来形成源极/漏极延伸区8与环形/ 口袋区10。
[0005]而显示于图1中的形成方法遭受到阻碍。随着集成电路愈加缩小化，源极/漏极延伸区8与环形/ 口袋区10变得越来越浅。因此源极/漏极延伸区8与环形/ 口袋区10的掺杂浓度分布变得更陆峭。而此产生价电子带到传导带的穿隧泄漏(band to band tunnelingleakage)，而价电子带到传导带的穿隧漏电流为介于源极/漏极区(未显示)与基底2之间的泄漏。进一步而言，价电子带到传导带的穿隧泄漏可贯穿源极/漏极区而发生(从实质上于栅极电极6下方的区域至远离栅极电极6的区域)，且更进一步增加价电子带到传导带的穿隧漏电流。
[0006]图2显示环形/口袋区10的分布，其中区域12显示环形/ 口袋掺杂物的所在位置。需注意的是，最高掺杂物浓度是在区域121中，其在基底2表面之下。掺杂物的浓度从区域121至区域122而至区域123渐渐下降。由于区域12与源极/漏极区重叠，借由注入的环形/ 口袋掺杂物，会抵消源极/漏极区的净掺杂物浓度。
[0007]因此，在本技术领域中需要一新的MOS元件与其的制造方法，而此新的MOS元件具有降低的漏电流与降低的源极/漏极电阻。
【发明内容】
[0008]为克服现有技术缺陷，本发明提供一种形成半导体结构的方法，该方法包括:提供一半导体基底;形成一栅极介电层于该半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点；形成一栅极电极于该栅极介电层上;形成一掩模层于该半导体基底与该栅极电极上，其中邻接该接合点的该掩模层的一第一部份至少薄于远离该接合点的该掩模层的一第二部份；在形成该掩模层的步骤之后，执行一环形/ 口袋注入以引进一环形/ 口袋掺杂物进入该半导体基底；以及在该环形/ 口袋注入后，移除该掩模层。
[0009]本发明也提供一种形成半导体结构的方法，该方法包括:提供一半导体基底;形成一栅极介电层于该半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点;形成一栅极电极于该栅极介电层上;毯覆形成一掩模层;蚀刻该掩模层以移除邻接该接合点的该掩模层的一第一部份，其中该接合点为露出，且其中留下远离该接合点的该掩模层的一第二部份;在蚀刻该掩模层的步骤之后，执行一环形/ 口袋注入;在该环形/ 口袋注入后，移除该该掩模层；以及形成一源/漏极延伸区。
[0010]本发明还提供一种形成半导体结构包括:一半导体基底;一栅极介电层于该半导体基底上;一栅极电极于该栅极介电层上;一源/漏极延伸区于该半导体基底中且邻接该栅极介电层，其中该源/漏极延伸区包括一第一导电型的一第一掺杂物;一环形/ 口袋区于该半导体基底中且邻接该栅极介电层，其中该环形/ 口袋区包括一第二导电型的一第二掺杂物，相对于该第一导电型；以及一源/漏极区邻接该栅极介电层。从该源/漏极区的一顶部表面进入该源/漏极区，该第二掺杂物的浓度实质上渐渐减少。
[0011 ]本发明还提供一种形成半导体结构包括:一半导体基底;一栅极介电层于该半导体基底上;一栅极电极于该栅极介电层上;一源/漏极延伸区于该半导体基底中且邻接该栅极介电层，其中该源/漏极延伸区由一第一导电型的一第一掺杂物所组成;一环形/ 口袋区于该半导体基底中且邻接该栅极介电层，其中该环形/ 口袋区由一相对于该第一导电型的第二导电型的一第二掺杂物所组成；以及一源/漏极区邻接该栅极介电层。第二掺杂物的浓度于接近栅极介电层的一边缘的一区域中最高。从接近该栅极介电层的该边缘的该源/漏极区的部分至远离该栅极介电层的该边缘的该源/漏极区的部分，该第二掺杂物的浓度渐渐减少。
[0012]本发明的优点包括降低的源极/漏极与源极/漏极延伸区电阻与降低的价电子带到传导带的漏电流。
[0013]为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合所附图示，作详细说明如下。
【附图说明】
[0014]图1显示一般MOS元件的形成的中间工艺的剖面图，其中使用一相同光阻来形成源极/漏极延伸区与环形/ 口袋区。
[0015]图2显示一环形/口袋掺杂物的掺杂物分布图。
[0016]图3-8显示本发明一实施例的制造的中间工艺剖面图。
[0017]图9与10显示本发明一替代实施例的制造的中间工艺剖面图，其中于环形/口袋形成前形成源极/漏极延伸区。
[0018]图11显示本发明一替代实施例的制造的中间工艺剖面图，其中形成应力源；
[0019]并且，上述附图中的附图标记说明如下:
[0020]2半导体基底
[0021]4栅极介电层
[0022]6栅极电极
[0023]8源极/漏极延伸区
[0024]10环形/ 口袋区
[0025]12、121、122、123 区域
[0026]20基底
[0027]22栅极介电层
[0028]24栅极电极层
[0029]26栅极堆叠
[0030]28栅极介电层
[0031]30栅极电极
[0032]32硬掩模、掩模层
[0033]321、322、323硬掩模的部分
[0034]34开口
[0035]Tl321 的厚度
[0036]34开口
[0037]Wl开口 34的宽度
[0038]36接合点
[0039]40环形/ 口袋区
[0040]α倾斜角
[0041]46、50箭头
[0042]Τ2323 的厚度
[0043]54源极/漏极延伸区
[0044]56栅极间隙壁
[0045]58源极/漏极区
[0046]59源极/漏极硅化区
[0047]60应力源
【具体实施方式】
[0048]提供本发明的制造实施例的中间工艺。遍及多个图式与本发明图式实施例，相同的标号用来表示相同的元件。在以下的讨论中，叙述一匪OS元件的形成以解释本发明的内容，然而本发明的启示可立即适用于PMOS的形成。
[0049]图3显示基底20，其可由块状硅组成，或者可使用其他一般使用的结构与材料，例如绝缘层上硅与硅合金。也可使用包括其他第III族、第IV族与第V族元素的半导体材料。基底20优选以一 P型掺杂物来轻掺杂。或者，基底20可以一 η型掺杂物来掺杂。
[0050]参见图3，于基底20上形成栅极介电层22。在优选实施例中，栅极介电层22具有一高的介电常数(k值)，优选为大于约3.9。于栅极介电层22中的优选材料包括氧化硅、氮化硅、氮氧化硅与氧化金属，例如HfO2、HfZr0x、HfSi0x、HfTi0x、HfA10x、其组合物与其多层。
[0051]于栅极介电层22上形成栅极电极层24。在一实施例中，栅极电极层24包括多晶硅。或者，栅极电极层24包括其他通常使用的导电材料，例如金属、金属氮化物、金属硅化物与其组合物。形成栅极介电层22与栅极电极层24的方法包括化学气相沉积，例如低温化学气相沉积(low temperature CVD，LTCVD)、低压化学气相沉积(low pressure ,LPCVD)、快速热化学气相沉积(rapid thermal CVD，RTCVD)、等离子体增强式化学气相沉积(plasmaenhanced CVD，PECVD)与其他通常使用的方法，例如溅镀、物理气相沉积或其类似的方法。之后将栅极介电层22与栅极电极层24图案化以形成栅极堆叠26，其包括栅极介电层28与栅极电极30，如图4所示。
[0052]图5显示硬掩模32的形成。在优选实施例中使用等离子体增强式化学气相沉积来沉积硬掩模32。或者，也可使用其他沉积方法，例如原子层沉积(atomi c layerdeposit1n,ALD)、低压化学气相沉积与其类似的方法。硬掩模32可由氮化娃、氧化娃、氮氧化硅及/或其他适合作为掩模的材料所形成，且可具有一组成材料其具有多余一层的上述材料。
[0053]参见图6A，蚀刻硬掩模32以形成开口34，其中硬掩模32邻接于栅极堆叠26接合基底20的部分被移除。优选为，接合点36经由开口 34而露出。而优选为留下远离接合点36的掩模层32的部分。例如在蚀刻的后留下水平部分321与位于栅极堆叠26的顶部与侧壁上的部分322。优选为部分321的厚度Tl为足够厚，以至少实质上完全遮蔽接下来的环形/ 口袋注入。在一实施例中，厚度Tl大于约28nm。开口34的宽度Wl小于邻近的平行的多晶硅栅极条之间间隔约1/5。
[0054]在一实施例中，以等离子体增强式化学气相沉积来形成掩模层32，与部分321与322相较，掩模层32相邻于接合点36的部分为较少缩短。因此一等向蚀刻可以使掩模层32邻接接合点36的部分移除，而留下部分321与322。然而罩的部分321与322也会变薄。或者，可使用其他适合的方法来形成开口 34，例如借由一光阻来保护部分321与322，且通过在光阻中的开口蚀刻掩模层32。
[0055]再来，也如图6A所示，执行一注入以形成环形/口袋区40，其中引入一P型掺杂物(以下指环形/口袋掺杂物)，例如硼、铟与其组合物。在优选实施例中，以一倾斜角α执行环形/ 口袋注入。倾斜角α优选为小于约50度，且更佳为介于约10度与40度的之间。
[0056]以于掩模层32中的开口34，环形/ 口袋掺杂物渗入基底20接近接合点36的部分，形成环形/ 口袋区40。由于倾斜注入，环形/ 口袋区40延伸于栅极电极30的下方。在优选实施例中，掩模层32够厚以吸收至少环形/ 口袋掺杂物的有效的量。因此，在基底区中位于掩模部分321之下，环形/口袋掺杂物的最高浓度优选为在掩模部分321(与322)中。借由调整材料，及/或掩模部分321的厚度Tl，且借由调整环形/ 口袋注入的能量与种类，可获得此所需的结果。如此，从基底20的表面进入基底20(以箭头46的方向)，环形/口袋掺杂物的浓度渐渐下降。若掩模部分321够厚以吸收实质上所有注入的环形/ 口袋掺杂物，之后在箭头50的方向也可观察到环形/ 口袋掺杂物的浓度实质上渐渐下降。
[0057]图6Β显示本发明的一替代实施例，于其中掩模层32邻接的接合点36的部分未被完全移除。反而在蚀刻之后留下薄的部分323。优选为掩模部分323的厚度Τ2小于掩模部分321的厚度Tl约30%，且更佳为小于厚度Tl约25%。剩下的厚度Τ2够小以使注入的环形/口袋掺杂物可渗入掩模部分323以形成环形/ 口袋区40。
[0058]参见图7，移除掩模层32，例如若掩模层32由氧化物形成，使用HF，或若掩模层32由氮化硅形成，使用Η3Ρ04。其也移除高浓度的环形/ 口袋掺杂物，其具有最高浓度在掩模层32中。此优选地减少了残留在接下来形成的漏极与源极区之中的环形/ 口袋掺杂物的量。图7也显示源极/漏极延伸区54的形成，源极/漏极延伸区54通常指轻掺杂源极/漏极(lightlydoped source/drain，LDD)区。执行一注入以引入一η型掺杂物进入基底20中。优选为，η型掺杂物包括砷、磷或其组合。栅极堆叠26做为一掩模以使源极/漏极延伸区54实质上与栅极堆叠26的边缘对齐。
[0059]之后形成栅极间隙壁56，如图8所示。如本发明技术领域所知，借由毯覆沉积一或多个介电层且移除介电层的水平部分，可形成栅极间隙壁56。沉积介电层的优选方法包括等离子体增强式化学气相沉积、低压化学气相沉积、次大气压化学气相沉积(sub-atmospheric chemical vapor deposit1n,SACVD)与其类似的方法。在一实施例中，每个栅极间隙壁56包括一氮化硅层于一氧化衬垫上。
[0060]之后形成源极/漏极区58，优选为借由注入一η型掺杂物来形成。栅极电极30与栅极间隙壁56做为掩模以使源极/漏极区58实质上与栅极间隙壁56的外侧边缘对齐。形成源极/漏极区58的详细步骤为本技术领域所熟知，因此在此不重复叙述。相较于环形/口袋掺杂物，源极/漏极区58具有更高的η型掺杂物的浓度，且因此中和于源极/漏极区58中的P型掺杂物。
[0061]于源极/漏极区58上形成源极/漏极硅化区59。如本技术领域所知，源极/漏极硅化区59的形成可包括毯覆形成一金属层(未显示)、执行一退火以使金属层与硅反应，以及移除金属层未反应的金属部分。
[0062]在先前段落讨论的实施例中，于形成源极/漏极延伸区54之前形成环形/口袋区40。图9与10显示一替代实施例，其中，在形成源极/漏极延伸区54之后形成环形/口袋区40。此实施例的起始步骤实质上与图3与4所示相同。之后如图9所示，使用实质上与图7所示的相同方法与材料来形成源极/漏极延伸区54。图10显示具有开口 34形成于其中的掩模层32的形成，之后环形/ 口袋注入以形成环形/ 口袋区40。此材料与制造工艺步骤实质上也与图
5、6Α与6Β所不相同。
[0063]图11显示本发明一替代实施例的形成的中间工艺，其包括应力源60以引入所需的应力至分别的MOS元件的通道区。若分别的MOS元件为NOMS元件，应力源60可包括硅碳(SiC)，或者分别的MOS元件为POMS元件，应力源60可包括硅锗(SiGe)。应力源60的形成为本技术领域所熟知，故不在此多加赘述。相似于上述讨论的实施例，掩模层32形成于栅极堆叠26与应力源60之上，且其具有与接合点36相邻的开口 34。使用实质上与上述段落相同的方法，穿过开口 34形成环形/ 口袋区40。
[0064]虽然匪OS的形成已在先前的段落中并进行了讨论，但以相反的分别的源极/漏极延伸区、环形/ 口袋区、源极/漏极区的形式，本发明的启示可立即适合于形成PMOS元件。
[0065]借由使用本发明的实施例，可减少源极/漏极区的薄膜电阻。而这有部分是由于借由掩模层32来部分遮蔽环形/ 口袋掺杂物，且其随着掩模32移除而移除。借由环形/ 口袋掺杂物的源极/漏极掺杂物的反向中和因此减少。执行模拟用以比较本发明实施例与一般CMOS的薄膜电阻，其中以无掩模层32的遮蔽来形成一般CMOS的环形/口袋区。此模拟结果显示一般PMOS与匪OS的薄膜电阻分别为约190ohm/sq与135ohm/sq。相较下，本发明实施例的PMOS与NMOS的薄膜电阻分别降低至约159ohm/sq与100hm/sq。
[0066]本发明一额外的优点为源极/漏极区的大部分(掩模部分321下方的区域)没有环形/ 口袋掺杂物，由于减少了泄漏区，因此减少价电子带到传导带的穿隧漏电流。
[0067]虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求为准。
【主权项】
1.一种形成半导体结构的方法，该方法包括: 形成一栅极介电层于一半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点； 形成一栅极电极于该栅极介电层上； 以沉积方法形成一由氮化硅、氧化硅和/或氮氧化硅所形成的掩模层于该半导体基底的一源/漏极区与该栅极电极顶部与侧壁上，该栅极电极的侧壁与该栅极介电层的侧壁对齐，其中该掩模不延伸邻接该接合点，或具有邻接该接合点的该掩模层的一第一部份，其薄于远离该接合点的该掩模层的一第二部份； 在形成该掩模层的步骤之后，但当该掩模层于该栅极电极顶部与侧壁上时，执行一环形/ 口袋注入以引进一环形/ 口袋掺杂物进入该半导体基底，其中在该环形/ 口袋注入后，在掩模层的该第二部分存在的区域中，该环形/ 口袋掺杂物具有一最高浓度于该掩模层中；以及 在该环形/ 口袋注入后，移除该掩模层。2.如权利要求1所述的形成半导体结构的方法，其中在该环形/口袋注入后，在掩模层的该第二部分存在的区域中，该环形/口袋掺杂物进入该半导体基底中时，该浓度渐渐下降。3.如权利要求1所述的形成半导体结构的方法，其中在该环形/口袋注入后，在该半导体基底中，该环形/口袋注入的一最高浓度是在接近该栅极介电层的一边缘的一区域中，且离开该栅极介电层的该边缘而接近一源/汲区时，该浓度渐渐下降。4.如权利要求1所述的形成半导体结构的方法，还包括: 形成一源/漏极延伸区邻接该栅极介电层；以及 形成一源/漏极区邻接该栅极介电层。5.如权利要求1所述的形成半导体结构的方法，其中毯覆形成该掩模层的步骤包括等离子体增强式化学气相沉积，且其中蚀刻该掩模层的该第一部份的步骤包括等向蚀刻。6.如权利要求1所述的形成半导体结构的方法，其中在缩减该掩模层的该第一部分的步骤后，该掩模层的该第一部份的厚度小于该掩模层的该第二部份的厚度的25%。7.一种形成半导体结构的方法，该方法包括: 形成一栅极介电层于一半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点； 形成一栅极电极于该栅极介电层上； 以沉积方法形成一由氮化硅、氧化硅和/或氮氧化硅所形成的掩模层于该半导体基底的一源/漏极区与该栅极电极顶部与侧壁上，该源/漏极区邻接该接合点； 蚀刻该掩模层以移除邻接该接合点的该掩模层的一第一部份，其中该接合点为露出，且其中该掩模层的一第二部份留于该源/漏极区上而该掩模层的一第三部分留于该栅极电极顶部上及该栅极电极侧壁上，该栅极电极侧壁与该栅极介电层的侧壁对齐； 在该接合点为露出，与在该掩模层的该第二部份于该源/漏极区上且该掩模层的该第三部分于该栅极电极顶部上及该栅极电极侧壁上时，执行一环形/口袋注入，其中在该环形/ 口袋注入后，在远离该接合点的区域中，该环形/ 口袋掺杂物具有一最高浓度于该掩模层中； 在该环形/ 口袋注入后，移除该该掩模层；以及 形成一源/漏极延伸区。8.如权利要求7所述的形成半导体结构的方法，其中该掩模层的该第一部份的宽度小于邻近的平行的多晶硅栅极条之间的间隔的1/5。9.如权利要求7所述的形成半导体结构的方法，其中在该环形/口袋注入后，在远离该接合点的区域中，该环形/ 口袋掺杂物进入该半导体基底中时，该浓度渐渐下降。10.一种形成半导体结构的方法，该方法包括: 形成一栅极介电层于一半导体基底上，其中该半导体基底与该栅极介电层的一侧壁具有一接合点； 形成一栅极电极于该栅极介电层上； 形成一源/漏极延伸区于该半导体基底中且邻接该栅极介电层，其中该源/漏极延伸区包括一第一导电型的一第一掺杂物； 以沉积方法形成一由氮化硅、氧化硅和/或氮氧化硅所形成的掩模层于该半导体基底的一源/漏极区与该栅极电极顶部与侧壁上，该栅极电极的侧壁与该栅极介电层的侧壁对齐，其中该掩模不延伸邻接该接合点，或具有邻接该接合点的该掩模层的一第一部份，其薄于远离该接合点的该掩模层的一第二部份； 在形成该掩模层的步骤之后，但当该掩模层于该栅极电极顶部与侧壁上时，执行一环形/ 口袋注入以引进相对于该第一导电型的一第二导电型的一第二掺杂物进入该半导体基底，以形成一环形/口袋区于该半导体基底中，其中在该环形/口袋注入后，在远离该接合点的区域中，该第二掺杂物具有一最高浓度于该掩模层中； 在该环形/ 口袋注入后，移除该掩模层；以及 形成一源/漏极区邻接该栅极介电层，其中从该源/漏极区的一顶部表面进入该源/漏极区，该第二掺杂物的浓度实质上渐渐减少。11.如权利要求10所述的形成半导体结构的方法，其中该环形/口袋区比该源/漏极延伸区进一步延伸于该栅极电极之下。12.如权利要求10所述的形成半导体结构的方法，其中在该半导体基底中，在接近该栅极介电层一边缘的一区域中，该第二掺杂物的浓度最高，且离开该栅极介电层的该边缘而接近一源/漏极区时，该第二掺杂物的浓度渐渐下降。13.如权利要求10所述的形成半导体结构的方法，其中该源/漏极区还包括一应力源。
【文档编号】H01L29/165GK105870003SQ201610446468
【公开日】2016年8月17日
【申请日】2008年10月23日
【发明人】余振华, 邱奕杭, 杨淑婷, 许志成, 傅竹韵, 林正堂
【申请人】台湾积体电路制造股份有限公司