半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】一种半导体器件及其制造方法，该方法包括：在衬底上形成硬掩模层和牺牲层；在牺牲层上形成包括沿第一方向延伸且沿第二方向彼此间隔开的第一至第三上子心轴的上心轴，第一上子心轴的宽度小于第二和第三上子心轴的宽度；在每个上子心轴的侧壁上形成第一间隔件；去除上心轴；以第一间隔件为蚀刻掩模蚀刻牺牲层，以形成包括多个子心轴的下心轴；在下子心轴的侧壁上形成第二间隔件；去除下心轴；以第二间隔件为蚀刻掩模图案化硬掩模层和衬底，以形成彼此并排沿第一方向延伸且沿第二方向彼此间隔开的第一至第十鳍；去除第一、第二、第五和第八鳍；形成与第三、第四、第六和第七鳍交叉的第一栅电极和与第六、第七、第九和第十鳍交叉的第二栅电极。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2015年4月15日在韩国知识产权局提交的韩国专利申请N0.10-2015-0053027的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
[0003]本发明构思涉及半导体器件及其制造方法。
【背景技术】
[0004]包括具有鳍或纳米线形状的多沟道有源图案的多栅极晶体管用于提高半导体器件的集成密度。由于多栅极晶体管使用三维沟道，因此可容易按比例缩小。此外，可在不增大多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，可有效地抑制沟道区的电位受漏极电压影响的短沟道效应。

【发明内容】

[0005]本发明构思的一方面提供了一种具有改进的操作特性的半导体器件。
[0006]本发明构思的另一方面提供了一种制造具有改进的操作特性的半导体器件的方法。
[0007]本公开的各方面不限于上述方面，并且本领域技术人员将从以下描述中清楚地理解未提及的其它方面。
[0008]根据本发明构思的一方面，提供了一种制造半导体器件的方法，所述方法包括:在衬底上按次序形成硬掩模层和第一牺牲层;在第一牺牲层上形成至少包括第一上子心轴至第三上子心轴的上心轴(mandrel)，第一上子心轴至第三上子心轴各自沿着第一方向延伸，并且沿着与第一方向交叉的第二方向彼此间隔开，第一上子心轴沿着第二方向的宽度小于第二上子心轴和第三上子心轴沿着第二方向的宽度;在第一上子心轴至第三上子心轴中的每一个的两个侧壁上形成第一间隔件;去除上心轴；以第一间隔件作为蚀刻掩模来蚀刻第一牺牲层，以形成至少包括第一下子心轴至第三下子心轴的下心轴;在第一下子心轴至第三下子心轴的两个侧壁上形成第二间隔件;去除下心轴；以第二间隔件作为蚀刻掩模来图案化硬掩模层和衬底，以形成鳍式图案，所述鳍式图案包括彼此并排沿着第一方向延伸并且沿着第二方向彼此间隔开的第一鳍至第十鳍;去除第一鳍、第二鳍、第五鳍和第八鳍；以及形成第一栅电极和第二栅电极，第一栅电极沿着第二方向延伸以与第三鳍、第四鳍、第六鳍和第七鳍交叉，并且第二栅电极沿着第二方向延伸以与第六鳍、第七鳍、第九鳍和第十鳍交叉而不与第三鳍和第四鳍交叉，并且沿着第一方向与第一栅电极间隔开。
[0009]在本发明构思的一些实施例中，形成上心轴包括:在第一牺牲层上形成第二牺牲层；以及通过蚀刻第二牺牲层形成上心轴。
[0010]在本发明构思的一些实施例中，所述方法还可包括:在第一牺牲层与第二牺牲层之间形成防反射层。
[0011]在本发明构思的一些实施例中，第二上子心轴的宽度与第三上子心轴的宽度不同。
[0012]在本发明构思的一些实施例中，第一上子心轴与第二上子心轴之间的间隔小于第二上子心轴与第三上子心轴之间的间隔。
[0013]在本发明构思的一些实施例中，通过原子层沉积工艺形成第一间隔件。
[0014]在本发明构思的一些实施例中，各下子心轴沿着第二方向均具有相同的宽度。
[0015]在本发明构思的一些实施例中，硬掩模层包含含硅材料、含碳材料或金属中的至少一个。
[0016]在本发明构思的一些实施例中，所述方法还可包括:在去除第一鳍、第二鳍、第五鳍和第八鳍之后形成元件隔离膜，其中，第三鳍、第四鳍、第六鳍、第七鳍、第九鳍和第十鳍突出至元件隔离膜的上表面上方。
[0017]在本发明构思的一些实施例中，形成元件隔离膜包括:通过蚀刻第一鳍和第二鳍形成沟槽;以及在沟槽中形成元件隔离膜。
[0018]在本发明构思的一些实施例中，去除第一鳍、第二鳍、第五鳍和第八鳍包括:通过蚀刻第一鳍和第二鳍形成第一沟槽;通过蚀刻第五鳍形成第二沟槽以及通过蚀刻第八鳍形成第三沟槽。
[0019]根据本发明构思的另一方面，提供了一种制造半导体器件的方法，所述方法包括:在衬底上按次序形成硬掩模层和牺牲层;在牺牲层上形成第一伪心轴和第一有源心轴，第一伪心轴的宽度与第一有源心轴的宽度不同；形成以第一伪心轴的宽度间隔开的第二伪心轴和以第一有源心轴的宽度间隔开的第二有源心轴;形成以第二伪心轴的宽度彼此间隔开的多个第一伪鳍以及以第二有源心轴的宽度彼此间隔开的有源鳍和第二伪鳍;通过蚀刻第一伪鳍和第二伪鳍形成彼此并排沿着第一方向延伸并且沿着与第一方向交叉的第二方向按次序彼此间隔开的第一有源鳍至第六有源鳍；以及形成第一栅电极和第二栅电极，第一栅电极沿着第二方向延伸并且与第一有源鳍至第四有源鳍交叉，并且第二栅电极沿着第二方向延伸，与第三有源鳍至第六有源鳍交叉而不与第一有源鳍和第二有源鳍交叉，并沿着第一方向与第一栅电极间隔开。
[0020]在本发明构思的一些实施例中，蚀刻第一伪鳍包括:在蚀刻第一伪鳍的同时形成沟槽。
[0021]在本发明构思的一些实施例中，所述方法还可包括:形成填充沟槽的元件隔离膜。
[0022]在本发明构思的一些实施例中，第二伪心轴的宽度和第二有源心轴的宽度彼此相等。
[0023]在本发明构思的一些实施例中，第一有源鳍和第二有源鳍与第一栅电极交叉以限定第一晶体管，第三有源鳍与第一栅电极交叉以限定第二晶体管，并且第四有源鳍与第二栅电极交叉以限定第三晶体管。
[0024]在本发明构思的一些实施例中，第一晶体管的导电类型与第二晶体管和第三晶体管的导电类型不同。
[0025]在本发明构思的一些实施例中，第一晶体管的导电类型是N型，而第二晶体管和第三晶体管的导电类型是P型。
[0026]根据本发明构思的另一方面，提供了一种制造半导体器件的方法，所述方法包括以下步骤:在衬底上按次序形成硬掩模层和第一牺牲层;在第一牺牲层上形成包括多个上子心轴的上心轴;在上子心轴的侧壁上形成第一间隔件;去除上心轴；以第一间隔件作为蚀刻掩模来蚀刻第一牺牲层，以形成包括多个下子心轴的下心轴;在下子心轴的侧壁上形成第二间隔件;去除下心轴;通过以第二间隔件作为蚀刻掩模来图案化硬掩模层和衬底，以形成彼此并排沿着第一方向延伸并且沿着与第一方向交叉的第二方向彼此间隔开的第一有源鳍至第六有源鳍；以及形成第一栅电极和第二栅电极，第一栅电极沿着第二方向延伸以与第一有源鳍至第四有源鳍交叉，并且第二栅电极沿着第二方向延伸以与第三有源鳍至第六有源鳍交叉，第二栅电极不与第一有源鳍和第二有源鳍交叉并且沿着第一方向与第一栅电极间隔开。
[0027]在本发明构思的一些实施例中，所述多个上子心轴至少包括第一上子心轴和第二上子心轴，并且第一上子心轴的宽度和第二上子心轴的宽度彼此不同。
[0028]在本发明构思的一些实施例中，第一有源鳍与第二有源鳍之间的间隔小于40nm。
[0029]在本发明构思的一些实施例中，第三有源鳍的一部分沿着第二方向与第四有源鳍的一部分重叠。
[0030]在本发明构思的一些实施例中，所述方法还可包括以下步骤:在第一有源鳍至第六有源鳍的两侧上形成沟槽；以及填充沟槽以形成元件隔离膜，其中第一有源鳍至第六有源鳍突出至元件隔离膜的上表面上方。
[0031]根据本发明构思的一方面，提供了一种半导体器件，该半导体器件包括:第一有源鳍至第六有源鳍，它们彼此并排沿着第一方向延伸;第一栅电极，其沿着与第一方向交叉的第二方向延伸，第一栅电极与第一有源鳍至第四有源鳍交叉；以及第二栅电极，其沿着第二方向延伸以与第三有源鳍至第六有源鳍交叉，第二栅电极不与第一有源鳍和第二有源鳍交叉，第二栅电极沿着第一方向与第一栅电极间隔开，其中，第一有源鳍与第二有源鳍之间的第一间隔与第五有源鳍与第六有源鳍之间的第二间隔相同，并且其中第二有源鳍与第三有源鳍之间的第三间隔与第一间隔不同并且不是第一间隔的整数倍。
[0032]在本发明构思的一些实施例中，所述半导体器件还可包括第二有源鳍与第三有源鳍之间的第一沟槽和第四有源鳍与第五有源鳍之间的第二沟槽。
[0033]在本发明构思的一些实施例中，第一沟槽的侧壁与第二有源鳍和第三有源鳍的侧壁不连续。
[0034]在本发明构思的一些实施例中，第一有源鳍和第二有源鳍的长度与第三有源鳍和第四有源鳍的长度不同。
[0035]在本发明构思的一些实施例中，第一有源鳍与第二有源鳍之间的间隔小于40nm。
[0036]在本发明构思的一些实施例中，通过自对准四重图案成形(SAQP)技术形成第一有源鳍至第六有源鳍。
[0037]在本发明构思的一些实施例中，第三间隔大于第一间隔。
[0038]在本发明构思的一些实施例中，第三有源鳍的一部分沿着第二方向与第四有源鳍的一部分重叠。
[0039]在本发明构思的一些实施例中，第一有源鳍和第二有源鳍与第一栅电极交叉以限定第一晶体管，第三有源鳍与第一栅电极交叉以限定第二晶体管，并且第四有源鳍与第二栅电极交叉以限定第三晶体管。
[0040]在本发明构思的一些实施例中，第一晶体管的导电类型与第二晶体管和第三晶体管的导电类型不同。
[0041]在本发明构思的一些实施例中，第一晶体管的导电类型是N型导电性，并且第二晶体管和第三晶体管的导电类型是P型导电性。
[0042]在本发明构思的一些实施例中，所述半导体器件还可包括第一有源鳍至第六有源鳍上的掺有杂质的外延层，其中掺有杂质的外延层在第一有源鳍和第二有源鳍以及第五有源鳍和第六有源鳍上的那些部分的导电类型与掺有杂质的外延层在第三有源鳍和第四有源鳍上的那些部分的导电类型不同。
[0043]在本发明构思的一些实施例中，所述半导体器件还可包括存储器单元阵列区和外围区，其中存储器单元阵列区包括多个存储器单元区，并且存储器单元区中的每一个包括第一有源鳍至第六有源鳍以及第一栅电极和第二栅电极。
[0044]根据本发明构思的另一方面，提供了一种制造半导体器件的方法，所述方法包括以下步骤:在衬底上形成硬掩模层;在硬掩模层上与衬底相对地形成第一牺牲层;在第一牺牲层上形成至少包括第一上子心轴和第二上子心轴的上心轴，第一上子心轴和第二上子心轴各自沿着第一方向延伸，并且沿着与第一方向交叉的第二方向彼此间隔开;在第一上子心轴和第二上子心轴的侧壁上形成第一间隔件;选择性地去除上心轴；以第一间隔件作为蚀刻掩模来蚀刻第一牺牲层，以形成至少包括第一下子心轴至第四下子心轴的下心轴;在第一下子心轴至第四下子心轴的侧壁上形成第二间隔件;去除下心轴；以第二间隔件作为蚀刻掩模来图案化硬掩模层和衬底以形成鳍式图案，鳍式图案包括彼此并排沿着第一方向延伸并且沿着第二方向彼此间隔开的第一鳍至第八鳍；去除第三鳍和第六鳍；以及形成第一栅电极和第二栅电极，第一栅电极沿着第二方向延伸以与第一鳍、第二鳍、第四鳍和第五鳍交叉，并且第二栅电极沿着第二方向延伸以与第四鳍、第五鳍、第七鳍和第八鳍交叉而不与第一鳍和第二鳍交叉，并沿着第一方向与第一栅电极间隔开。
[0045]在本发明构思的一些实施例中，第一鳍与第二鳍之间的第一间隔可与第七鳍与第八鳍之间的第二间隔相同，第二鳍与第四鳍之间的第三间隔与第一间隔不同并且可以不是第一间隔的整数倍。
[0046]在本发明构思的一些实施例中，第一鳍与第二鳍之间的间隔可小于40nm。
[0047]在本发明构思的一些实施例中，第一鳍和第二鳍与第一栅电极可交叉以限定第一晶体管，第四鳍可与第一栅电极交叉以限定第二晶体管，并且其中，第五鳍可与第二栅电极交叉以限定第三晶体管。
[0048]在本发明构思的一些实施例中，第一晶体管的导电类型可与第二晶体管和第三晶体管的导电类型不同。
【附图说明】
[0049]通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更加清楚，其中:
[0050]图1是根据本发明构思的实施例的半导体器件的构思示意图；
[0051]图2是图1的存储器单元阵列区的构思示意图；
[0052]图3是图2的SRAM存储器单元区的电路图；
[0053]图4是图2的SRAM存储器单元区的布局图；
[0054]图5是示出图4的下拉晶体管的透视图；
[0055]图6是示出图4的上拉晶体管的透视图；
[0056]图7是根据本发明构思的另一实施例的半导体器件的构思示意图；
[0057]图8是包括根据本发明构思的实施例的半导体器件的SoC系统的框图；
[0058]图9是包括根据本发明构思的实施例的半导体器件的电子系统的框图；
[0059]图10至图12是可应用根据本发明构思的实施例的半导体器件的示例性半导体系统；
[0060]图13至图25是示出根据本发明构思的实施例的制造半导体器件的方法的剖视图；以及
[0061]图26是用于解释根据本发明构思的另一实施例的制造半导体器件的方法的剖视图。
【具体实施方式】
[0062]现在，将在下文中参照其中示出了本发明构思的实施例的附图更完全地描述本发明构思。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。相同的附图标记在说明书中始终指示相同的组件。在附图中，为了清楚起见，可能会夸大层和区的厚度。
[0063]应该理解，当元件或层被称作“连接至”或“親接至”另一元件或层或“位于”另一元件或层“上”时，其可直接连接至或耦接至另一元件或层或位于另一元件或层上，或者可存在中间元件或层。相反，当元件被称作“直接连接至”或“直接耦接至”另一元件或层或者“直接位于”另一元件或层“上”时，不存在中间元件或层。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
[0064]应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分。
[0065]除非本文中指明不是这样或通过上下文明显产生矛盾，否则应该理解，在描述本发明构思的上下文(尤其是在所附权利要求的上下文)中使用的术语“一个”、“一”、“该”和相似指示词语包括单数和复数两种形式。应该理解，除非另外指明，否则术语“包含”、“具有”、“包括”和“含有”将被解释为开放性术语(即，意指“包括，但不限于”)。
[0066]除非另外限定，否则本文使用的所有技术术语和科学术语具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。应该注意，除非另有说明，否则本文提供的任何和所有示例或者示例性术语的使用仅旨在更好地示出本发明构思而非限制本发明构思的范围。
[0067]图1是根据本发明构思的实施例的半导体器件I的构思示意图。图2是图1的存储器单元阵列区的构思示意图。
[0068]参照图1，半导体器件I可包括存储器单元阵列区MR和外围电路区PR。存储器单元阵列区MR和外围电路区PR可布置在半导体器件I的衬底50上。
[0069]存储器元件可布置在存储器单元阵列区MR中。作为存储器元件的示例，可采用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、NAND或NOR闪速存储器、磁性随机存取存储器(MRAM)、相变随机存储器(PRAM)、电阻式随机存取存储器(RRAM)等等，但是本发明构思不限于此。
[0070]用于驱动布置在存储器单元阵列区MR中的存储器元件的元件可布置在外围电路区PR中。这些元件的示例包括输入和输出缓冲器(I/O缓冲器)、读取电路、写入电路等，但是本发明构思不限于这些示例。
[0071]参照图2，存储器单元阵列区MR可包括多个存储器单元区。
[0072]下文中，将描述一种构造，作为存储器单元阵列区MR包括多个SRAM存储器单元区SMCl、SMC2 (各自包括布置在其中的多个SRAM元件)的示例，但是本发明构思不限于此。
[0073]多个SRAM存储器单元区SMCUSMC2可按照示出的栅格形状布置，以具有阵列形式。SRAM单元可布置在SRAM存储器单元区SMCl、SMC2中的每一个中。
[0074]下面，将参照图3至图6更详细地描述SRAM单元。
[0075]图3是图2的SRAM存储器单元区的电路图。图4是图2的SRAM存储器单元区的布局图。图5是示出图4的下拉晶体管的透视图。图6是示出图4的上拉晶体管的透视图。
[0076]首先，参照图3，半导体器件I可包括在电源节点Vcc与接地节点Vss之间并联的一对反相器INV1、INV2以及连接至对应的反相器INV2、INV1的输出节点的第一传输晶体管PSl和第二传输晶体管PS2。
[0077]第一传输晶体管PSl和第二传输晶体管PS2可分别连接至位线BL和互补位线BL/。第一传输晶体管PSl和第二传输晶体管PS2的栅极可连接至字线WL。
[0078]第一反相器INVl可包括在电源节点Vcc与接地节点Vss之间串联的第一上拉晶体管PUl和第一下拉晶体管roi，并且第二反相器INV2可包括在电源节点Vcc与接地节点Vss之间串联的第二上拉晶体管PU2和第二下拉晶体管TO2。
[0079]在实施例中，第一上拉晶体管PUl和第二上拉晶体管PU2可为PFET晶体管，而第一下拉晶体管roi和第二下拉晶体管TO2可为NFET晶体管。
[0080]此外，为了使第一反相器INVl和第二反相器INV2构成锁存电路，第一反相器INVl的输入节点可连接至第二反相器INV2的输出节点，并且第二反相器INV2的输入节点可连接至第一反相器INVl的输出节点。
[0081 ] 参照图3至图7，第一有源鳍Fl、第二有源鳍F2、第三有源鳍F3、第四有源鳍F4、第五有源鳍F5和第六有源鳍F6沿着第一方向X彼此间隔开，并且这些有源鳍Fl至F6中的每一个沿着第二方向Y延伸。
[0082]在一些实施例中，如图所示，第三有源鳍F3和第四有源鳍F4可比其余有源鳍F1、F2、F5、F6 更短。
[0083]第一有源鳍Fl和第二有源鳍F2可彼此以第一间隔Pl间隔开。第二有源鳍F2和第三有源鳍F3可彼此以第二间隔P2间隔开。第三有源鳍F3和第四有源鳍F4可彼此以第三间隔P3间隔开。第四有源鳍F4和第五有源鳍F5可彼此以第四间隔P4间隔开。第五有源鳍F5和第六有源鳍F6可彼此以第五间隔P5间隔开。在一些实施例中，第五间隔P5可与第一间隔Pl相同。
[0084]第二间隔P2可大于第一间隔P1。因此，与第三有源鳍F3和第四有源鳍F4相比，第一有源鳍Fl和第二有源鳍F2彼此可更加靠近，并且与第三有源鳍F3和第四有源鳍F4相比，第五有源鳍F5和第六有源鳍F6彼此可更加靠近。
[0085]此外，第三间隔P3可大于第一间隔P1。第四间隔P4也可大于第一间隔Pl。在一些实施例中，第四间隔P4可与第二间隔P2相同。然而，在其它实施例中，第四间隔P4可与第二间隔P2不同。
[0086]第三间隔P3可与第二间隔P2和第四间隔P4不同。然而，本发明构思的实施例不限于此。
[0087]第一栅电极251、第二栅电极252、第三栅电极253和第四栅电极254可沿着第一方向X延伸。
[0088]第一栅电极251可沿着第一方向X与第四栅电极254间隔开，并且可沿着第二方向Y与第二栅电极252和第三栅电极253间隔开。第二栅电极252可沿着第一方向X与第三栅电极253间隔开，并且可沿着第二方向Y与第一栅电极251和第四栅电极254间隔开。
[0089]第一栅电极251可与第一有源鳍至第四有源鳍(F1、F2、F3、F4)交叉。第二栅电极252可与第一有源鳍Fl和第二有源鳍F2交叉。第三栅电极253可与第三有源鳍至第六有源鳍(F3、F4、F5、F6)交叉。第四栅电极254可与第五有源鳍F5和第六有源鳍F6交叉。
[0090]具体地说，第一栅电极251可与第一有源鳍至第三有源鳍(Fl、F2、F3)完全交叉，并且可与第四有源鳍F4的终端端部部分重叠。第三栅电极253可与第四有源鳍至第六有源鳍(F4、F5、F6)完全交叉，并且可与第三有源鳍F3的终端端部部分重叠。
[0091]参照图4和图5，第一下拉晶体管roi可限定在第一栅电极251与第一有源鳍Fl和第二有源鳍F2之间的交叉区处。
[0092]第一下拉晶体管PDl可包括第一有源鳍Fl和第二有源鳍F2、第一栅电极251、第一功函数调整层292、栅极绝缘膜132、间隔件115以及第一杂质外延层130。
[0093]第一有源鳍Fl和第二有源鳍F2可沿着第三方向Z从衬底100突出，并且可沿着第二方向Y延伸。
[0094]在一些实施例中，衬底100可包括半导体材料。例如，半导体材料可包括选自由S1、66、5166、6&?、6&厶8、51(:、5166(:、11^8和11^组成的组中的一种或多种材料。
[0095]然而，本发明构思的实施例不限于这些示例。例如，在一些其它实施例中，衬底100可为绝缘衬底。也就是说，例如，衬底100可为绝缘体上硅(SOI)衬底。因此，如果衬底100是SOI，则可提高半导体器件的响应速度。
[0096]第一有源鳍Fl和第二有源鳍F2可分别具有长边和短边。
[0097]在图4中，第一有源鳍Fl和第二有源鳍F2的长边沿着第二方向Y延伸，并且第一有源鳍Fl和第二有源鳍F2的短边沿着第一方向X延伸，但是本公开不限于此。
[0098]在一些其它实施例中，第一有源鳍Fl和第二有源鳍F2的长边可沿着第一方向X延伸，并且第一有源鳍Fl和第二有源鳍F2的短边可沿着第二方向Y延伸。
[0099]第一有源鳍Fl和第二有源鳍F2可为衬底100的一部分和/或可包括从衬底100生长的外延层。
[0100]在一些实施例中，第一有源鳍Fl和第二有源鳍F2可包括半导体材料。在这种情况下，例如，第一有源鳍Fl和第二有源鳍F2可包含S1、SiGe等。
[0101]在一些实施例中，第一有源鳍Fl和第二有源鳍F2可包含与衬底100的材料相同的材料。例如，当衬底100包括Si时，第一有源鳍Fl和第二有源鳍F2也可包括Si。
[0102]然而，本公开不限于此，并且衬底100以及第一有源鳍Fl和第二有源鳍F2也可包含彼此不同的材料。
[0103]例如，当衬底100包含Si时，第一有源鳍Fl和第二有源鳍F2可包含与Si不同的半导体材料。在这种情况下，例如，第一有源鳍Fl和第二有源鳍F2可通过外延生长工艺形成在衬底100上。
[0104]元件隔离膜103可形成在衬底100上以覆盖第一有源鳍Fl和第二有源鳍F2的侧壁的一些部分，并暴露出第一有源鳍Fl和第二有源鳍F2的上部。也就是说，如图所示，元件隔离膜103可覆盖第一有源鳍Fl和第二有源鳍F2的下部。
[0105]在一些实施例中，例如，元件隔离膜103可包括氧化物膜、氧氮化物膜或氮化物膜中的任一个，但是本发明构思的实施例不限于此。
[0106]与第一有源鳍Fl和第二有源鳍F2交叉的栅极绝缘膜132、第一功函数调整层292和第一栅电极251可布置在第一有源鳍Fl和第二有源鳍F2上。
[0107]如图5所示，栅极绝缘膜132可形成在第一有源鳍Fl和第二有源鳍F2的上表面上，并且可形成为具有沿着间隔件115的侧壁从衬底100突出的形状。栅极绝缘膜132的这种形状可基于例如通过栅极置换工艺形成根据该实施例的第一下拉晶体管roi的事实。
[0108]栅极绝缘膜132也可沿着元件隔离膜103的上表面以及第一有源鳍Fl和第二有源鳍F2的上表面和侧表面形成。
[0109]栅极绝缘膜132可包含介电常数高于硅氧化物膜的介电常数的高介电常数材料。例如，栅极绝缘膜132可包含HfO2、ZrO2、AP2O3或Ta2O5，但是本发明构思的实施例不限于此。
[0110]第一功函数调整层292可形成在栅极绝缘膜132上。第一功函数调整层292可调整第一下拉晶体管roi的功函数，并且第一栅电极251可传送从外部施加的栅极电压。另外，第一栅电极251可填充通过第一功函数调整层292形成的空间。
[0?11 ] 在一些实施例中，第一功函数调整层292可包含第一金属，并且第一栅电极251可包含第二金属。
[0112]如图5所示，第一功函数调整层292可沿着栅极绝缘膜132的上表面和第一栅电极251的侧表面向上延伸。由于例如通过栅极置换工艺形成根据该实施例的第一下拉晶体管PDl，因此第一功函数调整层292可具有这种形状。
[0113]此外，如图5所示，第一功函数调整层292可沿着元件隔离膜103的上部以及第一有源鳍Fl和第二有源鳍F2的侧壁和上部共形地布置。
[0114]例如，第一功函数调整层292可包括N型功函数调整层。例如，第一功函数调整层292可包含TiN、TaN、TiC、TiAlC和TaC中的至少一个。
[0115]例如，第一栅电极251可包含W或Al。然而，本发明的实施例不限于此，并且第一功函数调整层292和第一栅电极251的构造可基于上述构造进行修改。
[0116]同时，在一些其它实施例中，例如，第一栅电极251可包含S1、SiGe等而非金属。
[0117]间隔件115可形成在第一栅电极251的至少一侧上。在本发明构思的一些实施例中，间隔件115可形成在第一栅电极251的两侧上。
[0118]虽然附图中示出了列间隔件115，但是本公开不限于此。在其它实施例中，间隔件115可具有不同形状。
[0119]在该实施例中，例如，间隔件115可包括氮化物膜。具体地说，间隔件115可包括氮化硅膜。然而，本发明构思的实施例不限于此，并且可使用其它材料来形成间隔件115。例如，在一些其它实施例中，间隔件115可包括氧化物膜或氧氮化物膜。
[0120]第一杂质外延层130可形成在间隔件115的两侧上的第一有源鳍Fl和第二有源鳍F2上。
[0121]在一些实施例中，第一杂质外延层130可形成在其中第一有源鳍Fl和第二有源鳍F2部分地被蚀刻的区中。第一杂质外延层130可通过例如外延生长工艺形成在第一有源鳍Fl和第二有源鳍F2上。
[0122]在一些实施例中，第一杂质外延层130可为提升的源极区或漏极区。也就是说，第一杂质外延层130的上表面可比第一有源鳍Fl和第二有源鳍F2的上表面更高。
[0123]第一杂质外延层130可包含半导体材料。在一些实施例中，例如，第一杂质外延层130可包含Si，但是本发明构思的实施例不限于此。
[0124]在一些实施例中，第一杂质外延层130可包含与衬底100的材料相同的材料或者张应力材料。例如，当衬底100包含Si时，第一杂质外延层130可包含Si，或者可包含晶格常数小于S i的晶格常数的材料(例如，S i C、S i P)。
[0125]张应力材料可通过将张应力施加至在第一有源鳍Fl和第二有源鳍F2中限定的沟道区来提高沟道区的载流子的迀移率。
[0126]参照图4和图6，第一上拉晶体管PUl可限定在其中第一栅电极251与第三有源鳍F3交叉的区中。
[0127]第一上拉晶体管HJl可包括第三有源鳍F3、第一栅电极251、第二功函数调整层294、栅极绝缘膜132、间隔件115和第二杂质外延层140。
[0128]由于第三有源鳍F3、第一栅电极251、栅极绝缘膜132和间隔件115的解释与上述的实质上相同，因此将不重复对其的描述。
[0129]第二功函数调整层294可调整第一上拉晶体管PUl的功函数。在一些实施例中，第二功函数调整层294可包括与包含在第一功函数调整层292中的第一金属不同的第三金属。
[0130]例如，第二功函数调整层294可包括P型功函数调整层。例如，第二功函数调整层294可包含TiN、TaN、TiC、TiAlC和TaC中的至少一个。
[0131]第二杂质外延层140可包含压应力材料。例如，压应力材料可为诸如SiGe之类的晶格常数大于Si的晶格常数的材料。
[0132]压应力材料可通过将压应力施加至在第三有源鳍F3中限定的沟道区来提高沟道区中的载流子的迀移率。
[0133]由于第一有源鳍FI与第二有源鳍F2之间的间隔PI较窄，因此这些鳍之间的衬底100的上表面可相对高。由于第三有源鳍F3与第四有源鳍F4之间的间隔P3较宽，因此这些鳍之间的衬底100的上表面可相对低。
[0134]因此，在该实施例中，针对第一有源鳍Fl和第二有源鳍F2中的NFET晶体管实现的沟道区可小于针对第三有源鳍F3和第四有源鳍F4中的PFET晶体管实现的沟道区。
[0135]由于将电子用作NFET晶体管中的载流子并且将空穴用作PFET晶体管中的载流子，因此当NFET晶体管和PFET晶体管的沟道区相同时，NFET和PFET的操作特性可由于载流子的迀移率的差异而改变。
[0136]再参照图4，第二上拉晶体管PU2可限定在其中第三栅电极253与第四有源鳍F4交叉的区中。第二下拉晶体管TO2可限定在其中第三栅电极253与第五有源鳍F5和第六有源鳍F6交叉的区中。
[0137]由于第二上拉晶体管PU2可具有与上面讨论的第一上拉晶体管PUl的构造实质上相同的构造，并且第二下拉晶体管PD2可具有与上面讨论的第一下拉晶体管roi的构造实质上相同的构造，因此将省略对第二上拉晶体管PU2和第二下拉晶体管TO2的进一步描述。
[0138]如图4所示，半导体器件I可包括:第一区，其中限定有第一下拉晶体管PDl和第二下拉晶体管PD2，它们可实现为例如NFET晶体管;和第二区，其中限定有第一上拉晶体管HJl和第二上拉晶体管PU2，它们可实现为例如PFET晶体管。布置在第一区中的有源鳍(例如，F1、F2、F5、F6)之间的间隔PI可小于布置在第二区中的有源鳍(例如，F3、F4)之间的间隔P3。因此，布置在第一区中的有源鳍(例如，Fl、F2、F5、F6)从元件隔离膜(例如，103)突出相对小的量，并且布置在第二区中的有源鳍(例如，F3、F4)从元件隔离膜(例如，103)突出相对大的量。
[0139]第一传输晶体管PSl可限定在其中第二栅电极252与第一有源鳍Fl和第二有源鳍F2交叉的区中。第二传输晶体管PS2可限定在其中第四栅电极254与第五有源鳍F5和第六有源鳍F6交叉的区中。
[0140]虽然未清楚地示出，但是大量触点250可形成在其中第一栅电极251至第四栅电极254与第一有源鳍至第六有源鳍$1、？2小3、？4小5、？6)交叉的区的两侧上。
[0141]第一共享触点261可将第三有源鳍F3、第三栅电极253和导线271电连接。第二共享触点262可将第四有源鳍F4、第一栅电极251和导线272电连接。
[0142]图7是根据本发明构思的另一实施例的半导体器件的构思示意图。以下讨论将描述与上述实施例的不同之处。
[0143]参照图7，根据该实施例的半导体器件4可包括逻辑区10和SRAM形成区20。操作半导体器件4所需的逻辑元件可形成在逻辑区10中，并且SRAM元件可形成在SRAM形成区20中。
[0144]在一些实施例中，根据本发明构思的上述实施例的半导体器件中的任一个可布置在SRAM形成区20中。在本发明构思的其它实施例中，可将根据本发明构思的上述实施例的不止一个不同的半导体器件彼此结合地布置在SRAM形成区20中。
[0145]虽然图7以示例方式示出了逻辑区10和SRAM形成区20，但是图7不限于此。例如，可在形成有与逻辑区1不同的存储器(例如，DRAM,MRAM、RRAM、PRAM等)的区中实现根据本发明构思的实施例的半导体器件。
[0146]图8是包括根据本发明构思的实施例的半导体器件的SoC系统的框图。
[0147]参照图8，SoC系统1000包括应用处理器1001和DRAM 1060。
[0148]应用处理器1001可包括中央处理单元1010、多媒体系统1020、多级互连总线1030、存储器系统1040和外围电路1050。
[0149]中央处理单元1010可执行用于驱动SoC系统1000所需的操作。在本发明构思的一些实施例中，中央处理单元1010可为包括多个核的多核环境。
[0150]在实施例中，例如，中央处理单元1010可包括SRAM高速缓冲存储器。高速缓冲存储器可包括LI高速缓冲存储器和L2高速缓冲存储器。例如，可采用根据本发明构思的上述实施例的半导体器件作为高速缓冲存储器的组件。
[0151]多媒体系统1020可用于在SoC系统1000中执行多种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
[0152]多级互连总线1030可用于中央处理单元1010、多媒体系统1020、存储器系统1040与外围电路1050之间的通信。在本发明构思的一些实施例中，多级互连总线1030可具有多层结构。具体地说，作为多级互连总线1030的示例，可使用多层AHB(多层先进高性能总线)或者多层AXI(多层先进可扩展接口)，但是本发明构思的实施例不限于此。
[0153]存储器系统1040可提供其中应用处理器1001连接至外部存储器(例如，DRAM1060)的必要环境，以执行高速操作。在本发明构思的一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
[0154]外围电路1050可用于将SoC系统1000平滑地连接至外部装置(例如，主板)。外围电路1050可包括用于将外部装置连接至SoC系统1000的各种接口。
[0155]DRAM 1060可用作用于应用处理器1001的操作存储器。在本发明构思的一些实施例中，如图所示，DRAM 1060可在应用处理器1001以外。例如，DRAM 1060可按照PoP(层叠封装)的形式与应用处理器1001—起封装。
[0156]SoC系统1000的组件中的至少一个可包括根据本发明构思的上述实施例的半导体器件中的至少一个。
[0157]图9是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
[0158]参照图9，根据本发明构思的实施例的电子系统1100可包括控制器1110、输入/输出装置(I/O) 1120、存储器装置1130、接口 1140和总线1150。控制器1110、输入/输出装置1120、存储器装置1130和/或接口 1140可通过总线1150耦接在一起。总线1150对应于数据通过其移动的路径。
[0159]控制器1110可包括微处理器、数字信号处理器、微控制器和/或能够与所述装置执行相似的功能的逻辑元件中的至少一个。输入/输出装置1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或指令。接口 1140可将数据传输至通信网络和/或从通信网络接收数据。接口 1140可为有线接口或无线接口。例如，接口 1140可包括天线或有线和无线收发器。
[0160]虽然未示出，但是电子系统1100还可包括作为操作存储器的高速DRAM和/或SDRAM，以用于改进控制器1110的操作。例如，当电子系统1100包括高速SRAM时，在这种高速SRAM中可采用根据本发明构思的实施例的半导体器件。
[0161]根据本发明构思的上述实施例的半导体器件可设置在存储器装置1130内，或者可设为控制器1110、输入/输出装置(1/0)1120或其它类似装置的一部分。
[0162]电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或可在无线环境下发送和/或接收信息的任何其它电子
τ?: 口广PR ο
[0163]图10至图12是可应用根据本发明构思的实施例的半导体器件的示例性半导体系统。
[0164]图10是示出平板PC1200的图，图11是示出笔记本计算机1300的图，而图12是示出智能电话1400的图。可在平板PC 1200、笔记本计算机1300、智能电话1400等中使用通过根据本发明构思的上述实施例的制造半导体器件的方法制造的半导体器件。
[0165]此外，本领域技术人员应该清楚，根据本发明构思的上述实施例的半导体器件也可应用于未示出的其它集成电路装置。
[0166]也就是说，虽然上面仅描述了平板PC1200、笔记本计算机1300和智能电话1400作为根据该实施例的半导体系统的示例，但是根据本发明构思的实施例的半导体系统不限于此。
[0167]在本发明构思的一些实施例中，可通过计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器等来实现半导体系统。
[0168]图4和图13至图26是示出根据本发明构思的实施例的制造半导体器件的方法的剖视图。
[0169]参照图13，硬掩模层200、第一牺牲层300、第一防反射层310、第二牺牲层400和第二防反射层410按次序形成在衬底100上。
[0170]衬底100可为诸如硅晶圆的半导体衬底。此外，衬底100可为SOI(绝缘体上硅)衬底。可使用其它衬底100。
[0171]硬掩模层200可包括多个层。所述多个层中的每一个可包括含硅材料(诸如氧化硅(S1x)、氧氮化硅(S1N)、氮化硅(SixNy)、TE0S(四乙基原硅酸盐)或多晶硅)、含碳材料(诸如ACL(非晶碳层)或SOH(旋涂硬掩模))或者金属中的至少一个。例如，所述多个层中的下面的层可包括氮化硅层，并且所述下面的层还可包括氮化硅层下方的薄氧化硅层。中间层可包括氧化硅。上层可包括多晶硅。然而，本发明构思的实施例不限于此。
[0172]第一牺牲层300和第二牺牲层400是用于在后续工艺(见图15和图18)中形成第一间隔件400s和第二间隔件300s的层。第一牺牲层300和第二牺牲层400可包含多晶硅、ACL(非晶碳层)或SOH(旋涂硬掩模)中的任一个。
[0173]第一防反射层310和第二防反射层410是可用于减小或防止由于在光刻工艺中的较低膜质量导致的光的反射的层。第一防反射层310和第二防反射层410可包括氧氮化硅膜(S1N)0
[0174]硬掩模层200、第一牺牲层300和第二牺牲层400，以及第一防反射层310和第二防反射层410可通过诸如原子层沉积(ALD)工艺、化学气相淀积(CVD)工艺或旋涂工艺之类的工艺形成，并且可根据材料添加烘焙工艺和固化工艺。
[0175]接着，形成光刻胶PR以覆盖第二防反射层410，并且可通过光刻工艺按照线的形式形成第一光刻胶图案500pl和第二光刻胶图案500p2。可形成多个第一光刻胶图案500pl和第二光刻胶图案500p2中的每一个。第一光刻胶图案500pl可形成在第二光刻胶图案500p2之间。第一光刻胶图案500pl可彼此间隔开。第二光刻胶图案500p2也可彼此间隔开。
[0176]多个第一光刻胶图案500pl中的每一个可具有宽度W1。也就是说，宽度可相同，从而构成SRAM的单元区的晶体管的间隔可彼此对称。邻近的第一光刻胶图案500pl之间的间隔Wpl可大于宽度W1。然而，本发明构思的实施例不限于此。可调整第一光刻胶图案500pl的宽度Wl或它们之间的间隔Wpl，以用于将在稍后形成的有源鳍的布置。
[0177]多个第二光刻胶图案500p2中的每一个可具有宽度W2。第二光刻胶图案500p2与邻近的第一光刻胶图案500pl之间的间隔Wp2可与彼此邻近的第一光刻胶图案500pl之间的间隔Wpl不同。具体地说，彼此邻近的第一光刻胶图案500pl之间的间隔Wpl可大于第二光刻胶图案500p2与邻近的第一光刻胶图案500pl之间的间隔Wp2。然而，本发明构思的实施例不限于此。
[0178]参照图14，通过以第一光刻胶图案500pl和第二光刻胶图案500p2作为蚀刻掩模各向异性地蚀刻第二防反射层410和第二牺牲层400，可在第一牺牲层300上形成上心轴(mandrel)，包括线的形式的多个上子心轴400pl、400p2。上子心轴400pl、400p2可包括上单元子心轴400pl和上伪子心轴400p2。
[ΟΙ79] 上单元子心轴400pl通过第一光刻胶图案500pl形成，并且上伪子心轴400p2通过第二光刻胶图案500p2形成。因此，上单元子心轴400pl的宽度与第一光刻胶图案500pl的宽度Wl相同，并且上伪子心轴400p2的宽度与第二光刻胶图案500p2的宽度W2相同。另外，邻近的上单元子心轴400pl之间的间隔也与第一光刻胶图案500pl之间的间隔Wpl相同，并且上单元子心轴400pl与邻近的上伪子心轴400p2之间的间隔与第二光刻胶图案500p2与第一光刻胶图案500pl之间的间隔Wp2相同。因此，上单元子心轴400pl的宽度Wl可与上伪子心轴400p2的宽度W2不同。具体地说，上单元子心轴400pl的宽度Wl可大于上伪子心轴400p2的宽度W2。
[0180]参照图15，第一间隔件400s形成在上子心轴400pl、400p2的侧壁上。
[0181]具体地说，第一间隔件材料层可形成为共形地覆盖上子心轴400p 1、400p2。可通过执行回蚀工艺在上子心轴400pl、400p2的侧壁上形成第一间隔件400s。可以在考虑鳍式图案之间的间隔的情况下确定第一间隔件400s的宽度W3。鳍式图案之间的间隔可比商业光刻设备的分辨率极限更窄。
[0182]第一间隔件400s可由相对于上子心轴400pl、400p2具有蚀刻选择性的材料制成。例如，当上子心轴400pl、400p2由多晶硅、ACL(非晶碳层)或SOH(旋涂硬掩模)中的任一个制成时，第一间隔件材料层可由氧化硅或氮化硅制成。第一间隔件材料层可通过原子层沉积(ALD)工艺形成。
[0183]参照图16，可选择性地去除上子心轴400pl、400p2，以使得第一间隔件400s按照线的形式保留在第一牺牲层300上。由于第一间隔件400s在特定蚀刻条件下相对于上子心轴400pl、400p2具有蚀刻选择性，因此可选择性地去除上子心轴400pl、400p2。
[0184]参照图17，包括多个下子心轴300p的下心轴可形成在硬掩模层200上。
[0185]通过以第一间隔件400s作为蚀刻掩模来蚀刻第一防反射层310和第一牺牲层300，可在硬掩模层200上形成下子心轴300p。各个下子心轴300P的宽度可与第一间隔件400s的宽度W3相同。如图所示，所有下子心轴300p可具有相同的宽度W3。
[0186]参照图18，第二间隔件300s可形成在下子心轴300p的侧壁上。
[0187]具体地说，形成共形地覆盖下子心轴300p的第二间隔件材料层，并且随后执行回蚀工艺以在下子心轴300p的侧壁上形成第二间隔件300s。可以在考虑将在后续工艺中形成的鳍式图案的线宽度的情况下确定各个第二间隔件的宽度W4。鳍式图案的线宽度可小于商业光刻设备的分辨率的极限。
[0188]第二间隔件材料层可由相对于下子心轴300p具有蚀刻选择性的材料制成。例如，当下子心轴300p由多晶硅、ACL(非晶碳层)或SOH(旋涂硬掩模)之一制成时，第二间隔件材料层可由氧化硅或氮化硅制成。可通过原子层沉积(ALD)工艺形成第二间隔件材料层。
[0189]参照图19，可将下子心轴300p选择性地去除，以在硬掩模层200上按照多条线的形式留下第二间隔件300s。由于第二间隔件300s在特定蚀刻条件下相对于下子心轴300p具有蚀刻选择性，因此可选择性地去除下子心轴300p。第二间隔件300s可具有不同的间距。
[0190]参照图20，通过以第二间隔件300s作为蚀刻掩模来各向异性地蚀刻硬掩模层200和衬底100，可在衬底100上形成具有不同间距的鳍式图案。
[0191]首先，通过以具有不同间距的第二间隔件300s作为蚀刻掩模来蚀刻硬掩模层，可形成具有不同间距的硬掩模图案200p。接着，通过以硬掩模图案200p作为蚀刻掩模来各向异性地蚀刻衬底100，可形成具有不同间距的鳍式图案10p。在完成对衬底100的各向异性蚀刻之后，硬掩模图案200p可保留在鳍式图案10p的上部上。鳍式图案10p可成对布置，其中每一对鳍式图案通过距离或“间隔”分离。间隔W3可与第二间隔件300s的宽度相同。多对鳍式图案10p可通过不同的间隔分离。所述不同的间隔可大于间隔W3。另外，所述不同的间隔可不为间隔W3的倍数。例如，间隔W3可为但不限于40nm或更小。
[0192]参照图21，通过去除鳍式图案10p的一部分，可形成元件隔离膜103以使得鳍式图案10p的上部从元件隔离膜103突出。图21是图20的部分A-A的放大图。
[0193]图20的部分A-A中的八个鳍式图案10p可变成SRAM的单元区。也就是说，八个鳍式图案10p中的六个鳍式图案10p可为第一鳍Fl至第六鳍F6。可将布置在第二鳍F2与第三鳍F3之间的鳍式图案10p和布置在第四鳍F4与第五鳍F5之间的鳍式图案10p去除。其中去除了图案的一部分可为形成图4的P2和P4的间隔的一部分。也就是说，可通过鳍式图案10p的去除来形成下拉晶体管与上拉晶体管之间的间隔。
[0194]沟槽T1、T2可形成于在去除两个鳍式图案10p的过程中去除了鳍式图案10p的位置处。沟槽Τ1、Τ2可与用于元件隔离膜的沟槽Τ3同时形成。然而，本发明构思的实施例不限于此。沟槽Tl至Τ3可形成在衬底100的上表面上以具有台阶。沟槽Tl至Τ3可具有与鳍式图案I OOp的侧表面不连续的侧壁。
[0195]在形成填充通过各向异性地蚀刻衬底100形成在鳍式图案10p之间的浅沟槽的绝缘层之后，可通过执行平坦化工艺形成初级元件隔离层，使得硬掩模图案200ρ出现。
[0196]接着，在形成深沟槽Tl至Τ3之后，形成填充深沟槽的绝缘层。接着，通过执行平坦化工艺使得硬掩模图案200ρ被暴露，来形成元件隔离膜103。然而，本发明构思的实施例不限于此，并且根据实施例，可不形成深沟槽Tl至Τ3。
[0197]绝缘层可由硼磷硅玻璃(BPSG)、高密度等离子体(HDP)、可流动氧化物(FOX)、东燃硅氮烷(tonen silazene，T0SZ)、旋涂玻璃(SOG)、未掺杂的石英玻璃(USG)、四乙基原硅酸盐(TEOS)和低温氧化物(LT0)中的至少一个制成。平坦化工艺可为化学机械抛光(CMP)工
-H-
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[0198]接着，在去除保留在鳍式图案10p的上部上的硬掩模图案200p之后，可将元件隔离膜103蚀刻至预定深度，以使得鳍式图案10p的上部突出至元件隔离膜103的顶表面之上。
[0199]第一鳍Fl至第六鳍F6的间隔Pl至P5可不同。第一鳍Fl与第二鳍F2之间的间隔Pl可与第五鳍F5与第六鳍F6之间的间隔P5相同。这是由第二间隔件300s各自具有相同宽度W4的事实导致的。可根据上子心轴400pl、400p2的宽度来调整第二鳍F2与第三鳍F3之间的间隔P2和第四鳍F4与第五鳍F5之间的间隔P4。也就是说，由于上子心轴400pl、400p2的宽度相等地形成，第二鳍F2与第三鳍F3之间的间隔P2和第四鳍F4与第五鳍F5之间的间隔P4可彼此相等。
[0200]可根据相邻的上子心轴400pl之间的间隔Wpl确定第三鳍F3与第四鳍F4之间的间隔P3。参照图4，上拉晶体管可形成在第三鳍F3和第四鳍F4中的每一个中。在根据本发明构思的实施例的半导体器件中，随着上子心轴400pl、400p2之间的间隔被调整，在第三鳍F3与第四鳍F4之间可不需要鳍切口，S卩，鳍式图案的蚀刻。也就是说，通过简单地加宽上子心轴400pl、400p2之间的间隔，可调整第三鳍F3与第四鳍F4之间的间隔。因此，沟槽可不形成在第三鳍F3与第四鳍F4之间。
[0201]图22至图25示出了通过参照图13至图21描述的工艺形成的器件。图22至图25是沿着图4的线A-A和线B-B截取的剖视图。参照图22，衬底100可包括N阱区NW。除N阱区NW以外的区可为掺有P型杂质的区。在形成鳍式图案10p之前，N阱区NW可预先形成在衬底100上。
[0202]可形成牺牲栅极绝缘层610和牺牲栅电极620，以覆盖通过元件隔离膜103暴露出来的第一鳍Fl至第六鳍F6。
[0203]首先，形成牺牲栅极绝缘层610、牺牲栅电极620和掩模层630。接着，在图案化掩模层630之后，可使用图案化的掩模层作为蚀刻掩模将牺牲栅电极620图案化。
[0204]例如，牺牲栅极绝缘层610可包括氧化硅膜或氧氮化硅膜中的至少一个。牺牲栅电极层620可由多晶硅制成，但不限于此。
[0205]接着，栅极间隔件640可形成在牺牲栅电极620的侧表面上，并且源极/漏极区635可形成在暴露于牺牲栅电极620的侧表面的有源图案中。
[0206]具体地说，在在牺牲栅电极620上共形地形成间隔件材料层之后，可通过执行间隔件材料层的回蚀来形成栅极间隔件640。接着，可通过执行杂质的离子注入来形成源极/漏极区635。对于杂质的活化，可在离子注入之后执行热处理工艺。
[0207]参照图23，形成层间绝缘层650，层间绝缘层650包围牺牲栅电极620和栅极间隔件640并且暴露出牺牲栅电极620的上表面。
[0208]在形成覆盖牺牲栅电极620和栅极间隔件640的层间绝缘层650之后，可执行平坦化工艺以暴露出牺牲栅电极620的上表面。例如，平坦化工艺可包括化学机械抛光工艺。可通过平坦化工艺完成层间绝缘层650。
[0209]参照图24和图25，通过去除牺牲栅电极620和牺牲栅极绝缘层610在层间绝缘层650中形成沟槽。栅极绝缘层660和栅电极670可共形地形成在沟槽中。接着，可执行平坦化工艺以暴露出层间绝缘层650的上表面。可通过平坦化工艺完成栅电极670。
[0210]栅极绝缘层660可包括高介电常数膜。这里，术语“高介电常数膜”是指介电常数高于氧化硅膜的介电常数的一种或多种绝缘材料。所述高介电常数膜的示例包括氧化钽膜、氧化钛膜、氧化铪膜、氧化锆膜、氧化铝膜、氧化钇膜、氧化铌膜、硅酸铪膜和硅酸锆膜。例如，可通过化学气相淀积(CVD)或原子层沉积(ALD)形成栅极绝缘层660。
[0211]栅电极670可包括至少一个功函数调整膜和至少一个栅极金属。功函数调整膜可为选自由!^了&1￥11^六1、11411了&(:或1^组成的组中的任一个。栅极金属可为铝(六1)、钨(W)或钼(Mo)中的至少一个。功函数调整膜可用作栅极金属的防扩散膜。例如，可根据材料通过化学气相沉积或原子层沉积来形成栅电极670。
[0212]N阱区NW中的功函数调整膜可与其它区(掺有P型杂质的区)中的功函数调整层不同，并且可需要额外工艺以在掺有P型杂质的区中形成功函数调整膜。
[0213]根据本发明构思的实施例的制造半导体器件的方法可使用自对准四重图案成形技术(SAQP)来形成小型SRAM单元。可需要彼此以特定间隔间隔开的多个鳍式图案以形成SRAM。过去使用了形成多个相同间隔的鳍以及去除中间鳍以增大一些鳍之间的间隔的方法。在这种方法中，SRAM中的元件可仅通过鳍间距的倍数彼此间隔开。也就是说，不可使各个鳍精确地以所需间隔间隔开，而是仅可使对应的鳍间隔开鳍间距的倍数。
[0214]相反，在根据本发明构思的实施例的制造半导体器件的方法中，可通过调整子心轴的宽度和间隔来实现需要的各个不同的鳍间距。因此，可制造具有期望的最佳间隔而非现有给定鳍间距的倍数的半导体器件。此外，通过调整子心轴之间的间隔，在间距相同的现有鳍式图案中，可通过预先确保间隔来减少工艺浪费，而不需要去除即使在要求去除鳍的部分(两个上拉晶体管元件之间的间隔)中的鳍，并且还可减小由于额外工艺造成的风险。
[0215]此外，通过引入SAQP方法，彼此紧密邻近的多个鳍式图案的单个切割工艺的难度可增加。也就是说，去除一个鳍式图案的工艺的良率可降低。因此，可通过预先在各个鳍式图案之间设置宽间隔来独立地去除鳍式图案。这可提高半导体器件的可靠性。
[0216]下面将参照图26描述根据本发明构思的另一实施例的制造半导体器件的方法。将省略上述实施例的重复部分。
[0217]参照图26，上单元子心轴500pl、500pl’可具有不同宽度W1、W1’。由于上单元子心轴500pl、500pl’具有不同宽度，因此将在稍后形成的第一间隔件400s、下子心轴300p、第二间隔件300s和鳍式图案10p的所有间隔可改变。因此，在该实施例的制造半导体器件的方法中，可在所述工艺中考虑小误差(minute error)的情况下执行上拉晶体管和下拉晶体管的布置。
[0218]虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员应该理解，可在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，在其中作出各种形式和细节上的改变。因此，要求本发明的实施例在所有方面被看作是示出性而非限制性的，参照所附权利要求而非以上描述来指明本发明构思的范围。
【主权项】
1.一种制造半导体器件的方法，所述方法包括: 在衬底上按次序形成硬掩模层和第一牺牲层； 在所述第一牺牲层上形成至少包括第一上子心轴至第三上子心轴的上心轴，第一上子心轴至第三上子心轴各自沿着第一方向延伸，并且沿着与所述第一方向交叉的第二方向彼此间隔开，第一上子心轴沿着所述第二方向的宽度小于第二上子心轴和第三上子心轴沿着所述第二方向的宽度； 在第一上子心轴至第三上子心轴中的每一个的两个侧壁上形成第一间隔件； 去除所述上心轴； 使用所述第一间隔件作为蚀刻掩模来蚀刻所述第一牺牲层，以形成包括多个下子心轴的下心轴； 在所述下子心轴的两个侧壁上形成第二间隔件； 去除所述下心轴； 使用所述第二间隔件作为蚀刻掩模来图案化所述硬掩模层和所述衬底，以形成鳍式图案，所述鳍式图案包括彼此并排沿着所述第一方向延伸并且沿着所述第二方向彼此间隔开的第一鳍至第十鳍； 去除第一鳍、第二鳍、第五鳍和第八鳍；以及 形成第一栅电极和第二栅电极，所述第一栅电极沿着所述第二方向延伸以与第三鳍、第四鳍、第六鳍和第七鳍交叉，所述第二栅电极沿着所述第二方向延伸以与第六鳍、第七鳍、第九鳍和第十鳍交叉而不与第三鳍和第四鳍交叉，并且所述第二栅电极沿着所述第一方向与所述第一栅电极间隔开。2.根据权利要求1所述的方法，其中，形成所述上心轴包括: 在所述第一牺牲层上形成第二牺牲层；以及 通过蚀刻所述第二牺牲层来形成所述上心轴。3.根据权利要求2所述的方法，还包括: 在所述第一牺牲层与所述第二牺牲层之间形成防反射层。4.根据权利要求1所述的方法，其中，所述第二上子心轴的宽度与所述第三上子心轴的宽度不同。5.根据权利要求1所述的方法，其中，所述第一上子心轴与所述第二上子心轴之间的间隔小于所述第二上子心轴与所述第三上子心轴之间的间隔。6.根据权利要求1所述的方法，其中，通过原子层沉积工艺来形成所述第一间隔件。7.根据权利要求1所述的方法，其中，所述下子心轴沿着所述第二方向均具有相同的宽度。8.根据权利要求1所述的方法，还包括: 在去除所述第一鳍、所述第二鳍、所述第五鳍和所述第八鳍之后形成元件隔离膜，其中，所述第三鳍、所述第四鳍、所述第六鳍、所述第七鳍、所述第九鳍和所述第十鳍突出至所述元件隔离膜的上表面上方。9.根据权利要求8所述的方法，其中，形成所述元件隔离膜包括: 通过蚀刻所述第一鳍和所述第二鳍来形成沟槽；以及 在所述沟槽中形成所述元件隔离膜。10.根据权利要求1所述的方法，其中，去除所述第一鳍、所述第二鳍、所述第五鳍和所述第八鳍包括: 通过蚀刻所述第一鳍和所述第二鳍来形成第一沟槽，通过蚀刻所述第五鳍来形成第二沟槽，以及通过蚀刻所述第八鳍来形成第三沟槽。11.一种制造半导体器件的方法，所述方法包括: 在衬底上按次序形成硬掩模层和第一牺牲层； 在所述第一牺牲层上形成包括多个上子心轴的上心轴； 在所述上子心轴的侧壁上形成第一间隔件； 去除所述上心轴； 使用所述第一间隔件作为蚀刻掩模来蚀刻所述第一牺牲层，以形成包括多个下子心轴的下心轴； 在所述下子心轴的侧壁上形成第二间隔件； 去除所述下心轴； 通过使用所述第二间隔件作为蚀刻掩模来图案化所述硬掩模层和所述衬底，以形成彼此并排沿着第一方向延伸并且沿着与所述第一方向交叉的第二方向彼此间隔开的第一有源鳍至第六有源鳍；以及 形成第一栅电极和第二栅电极，所述第一栅电极沿着所述第二方向延伸以与第一有源鳍至第四有源鳍交叉，并且所述第二栅电极沿着所述第二方向延伸以与第三有源鳍至第六有源鳍交叉，所述第二栅电极不与第一有源鳍和第二有源鳍交叉，并且所述第二栅电极沿着所述第一方向与所述第一栅电极间隔开。12.根据权利要求11所述的方法，其中，所述多个上子心轴至少包括第一上子心轴和第二上子心轴，并且 第一上子心轴的宽度和第二上子心轴的宽度彼此不同。13.根据权利要求11所述的方法，其中，所述第一有源鳍与所述第二有源鳍之间的间隔小于40nmo14.根据权利要求11所述的方法，其中，所述第三有源鳍的一部分沿着所述第二方向与所述第四有源鳍的一部分重叠。15.根据权利要求11所述的方法，还包括: 在所述第一有源鳍至所述第六有源鳍的两侧上形成沟槽；以及填充所述沟槽以形成元件隔离膜，其中，所述第一有源鳍至所述第六有源鳍突出至所述元件隔离膜的上表面上方。16.—种制造半导体器件的方法，所述方法包括: 在衬底上形成硬掩模层； 在所述硬掩模层上与所述衬底相对地形成第一牺牲层； 在所述第一牺牲层上形成至少包括第一上子心轴和第二上子心轴的上心轴，所述第一上子心轴和所述第二上子心轴各自沿着第一方向延伸，并且沿着与所述第一方向交叉的第二方向彼此间隔开； 在所述第一上子心轴和所述第二上子心轴的侧壁上形成第一间隔件； 选择性地去除所述上心轴； 使用所述第一间隔件作为蚀刻掩模来蚀刻所述第一牺牲层，以形成至少包括第一下子心轴至第四下子心轴的下心轴； 在所述第一下子心轴至所述第四下子心轴的侧壁上形成第二间隔件； 去除所述下心轴； 使用所述第二间隔件作为蚀刻掩模来图案化所述硬掩模层和所述衬底以形成鳍式图案，所述鳍式图案包括彼此并排沿着所述第一方向延伸并且沿着所述第二方向彼此间隔开的第一鳍至第八鳍； 去除第三鳍和第六鳍；以及 形成第一栅电极和第二栅电极，所述第一栅电极沿着所述第二方向延伸以与第一鳍、第二鳍、第四鳍和第五鳍交叉，所述第二栅电极沿着所述第二方向延伸以与第四鳍、第五鳍、第七鳍和第八鳍交叉而不与第一鳍和第二鳍交叉，并且所述第二栅电极沿着所述第一方向与所述第一栅电极间隔开。17.根据权利要求16所述的方法，其中，所述第一鳍与所述第二鳍之间的第一间隔与所述第七鳍与所述第八鳍之间的第二间隔相同，并且其中，所述第二鳍与所述第四鳍之间的第三间隔与所述第一间隔不同并且不是所述第一间隔的整数倍。18.根据权利要求16所述的方法，其中，所述第一鳍与所述第二鳍之间的间隔小于40nmo19.根据权利要求16所述的方法，其中，所述第一鳍和所述第二鳍与所述第一栅电极交叉以限定第一晶体管， 其中，所述第四鳍与所述第一栅电极交叉以限定第二晶体管，并且 其中，所述第五鳍与所述第二栅电极交叉以限定第三晶体管。20.根据权利要求19所述的方法，其中，所述第一晶体管的导电类型与所述第二晶体管和所述第三晶体管的导电类型不同。
【文档编号】H01L21/28GK106057869SQ201610108652
【公开日】2016年10月26日
【申请日】2016年2月26日 公开号201610108652.6, CN 106057869 A, CN 106057869A, CN 201610108652, CN-A-106057869, CN106057869 A, CN106057869A, CN201610108652, CN201610108652.6
【发明人】李东勋, 朴善钦
【申请人】三星电子株式会社