半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本公开提供了半导体器件。一种半导体器件包括在基板上的由隔离层限定的多个有源鳍、在有源鳍和隔离层上的栅结构、以及覆盖栅结构的侧壁的栅间隔物结构。栅结构的侧壁包括分别具有第一坡度、第二坡度和第三坡度的第一区域、第二区域和第三区域。第二坡度从第二区域的底部朝向顶部增大。第二坡度在第二区域的底部具有小于第一坡度的值。第三坡度大于第二坡度。
【专利说明】
半导体器件
技术领域
[0001]这里描述的一个或多个实施方式涉及半导体器件以及制造该半导体器件的方法。
【背景技术】
[0002]鳍型场效应晶体管(finFET)可以通过形成跨越有源鳍的虚设栅电极来制造。随着有源鳍之间的距离减小，虚设栅电极可能具有像裙子一样的形状。这是因为虚设栅电极的下部可能没有被良好地蚀刻，因此在随后形成栅间隔物时会被暴露。因此，在晶体管的源/漏层与栅电极之间会形成短路。

【发明内容】

[0003]根据一个或多个实施方式，一种半导体器件包括:在基板上的由隔离层限定的多个有源鳍，每个有源鳍在第一方向上延伸;在有源鳍和隔离层上的栅结构，该栅结构在与第一方向交叉的第二方向上；以及覆盖栅结构的侧壁的栅间隔物结构，其中栅结构的在隔离层上的第一部分的侧壁包括第一区域、第二区域和第三区域，该第一区域、第二区域和第三区域分别具有相对于基板的顶表面的第一坡度(slope)、第二坡度和第三坡度，第二坡度从第二区域的底部朝向其顶部增大，第二坡度在第二区域的底部具有小于第一坡度的值，第三坡度大于第二坡度。
[0004]栅结构的第一部分的侧壁的第一区域、第二区域和第三区域可以按此次序从基板的顶表面向上设置。第一坡度可以是基本上恒定的，第三坡度可以为基本上90度。第一坡度可以等于或小于第三坡度。
[0005]栅间隔物结构可以包括:第一栅间隔物，覆盖栅结构的第一部分的侧壁的第二区域和第三区域；以及第二栅间隔物，覆盖栅结构的第一部分的侧壁的第一区域和第一栅间隔物的外侧壁。第一栅间隔物和第二栅间隔物可以包括基本上相同的材料。第一栅间隔物和第二栅间隔物可以包括氮化物。第一栅间隔物和第二栅间隔物可以包括不同的材料。第一栅间隔物和第二栅间隔物可以分别包括氧化物和氮化物。
[0006]栅结构可以包括:栅电极;和覆盖栅电极的底部和侧壁的栅绝缘图案。栅电极可以包括金属，栅绝缘图案可以包括高k介电材料。半导体器件可以包括在每个有源鳍的顶表面与栅绝缘图案之间的界面图案，界面图案包括氧化物。
[0007]栅结构的在有源鳍上的第二部分的侧壁可以基本上垂直于基板的顶表面。栅间隔物结构可以包括:第一栅间隔物，覆盖栅结构的第一部分的侧壁的第二区域和第三区域；以及第二栅间隔物，覆盖栅结构的第一部分的侧壁的第一区域和第一栅间隔物的外侧壁，其中第一栅间隔物覆盖栅结构的第二部分的侧壁，其中第二栅间隔物覆盖第一栅间隔物的一部分的外侧壁，第一栅间隔物的该一部分覆盖栅结构的第二部分的侧壁。
[0008]半导体器件可以包括覆盖每个有源鳍的侧壁的鳍间隔物结构，其中鳍间隔物结构在第一方向上延伸，其中栅结构的第三部分在第一方向上延伸并被栅间隔物结构和鳍间隔物结构覆盖，栅结构的第三部分在隔离层的邻近每个有源鳍的侧壁的部分上。
[0009]鳍间隔物结构可以包括:在栅结构的第三部分上的第一鳍间隔物，第一鳍间隔物覆盖每个有源鳍的侧壁；以及覆盖第一鳍间隔物的外侧壁的第二鳍间隔物。鳍间隔物结构和栅间隔物结构可以包括基本上相同的材料。栅结构可以包括在第一方向上彼此间隔开的多个栅结构。第一方向和第二方向可以基本上彼此垂直。
[0010]半导体器件可以包括源/漏层，该源/漏层在有源鳍的邻近于栅结构在第一方向的侧壁的部分上。源/漏层包括掺杂有杂质的单晶硅、掺杂有杂质的单晶硅碳化物或者掺杂有杂质的单晶硅锗。半导体器件可以包括在每个源/漏层上的金属硅化物图案，其中金属硅化物图案与栅结构电绝缘。
[0011 ]根据一个或多个其他实施方式，一种半导体器件包括:多个有源鳍，每个有源鳍在基板上从隔离层的顶表面突出并在第一方向上延伸；多个栅结构，每个栅结构在基本上垂直于第一方向的第二方向上在有源鳍和隔离层上延伸，每个栅结构的在隔离层上的第一部分的侧壁具有至少部分地不同于每个栅结构的在有源鳍上的第二部分的侧壁的坡度；以及间隔物结构，覆盖每个栅结构的侧壁。
[0012]每个栅结构的第一部分的侧壁可以包括相对于基板的顶表面分别具有第一坡度、第二坡度和第三坡度的第一区域、第二区域和第三区域，第二坡度可以从第二区域的底部朝向其顶部增大，第二坡度可以在第二区域的底部具有小于第一坡度的值，第三坡度可以大于第二坡度，每个栅结构的第二部分的侧壁可以具有第三坡度。第三坡度可以是基本上90度，第一坡度可以等于或小于第三坡度。
[0013]每个栅结构的第一部分的顶表面可以与每个栅结构的第二部分的顶表面基本上共平面，每个栅结构的第一部分的底部可以低于每个栅结构的第二部分的底部。每个栅结构的第一部分的侧壁的第一区域、第二区域和第三区域可以按此次序从隔离层的顶表面向上设置，每个栅结构的第一部分的侧壁的第一区域和第二区域可以位于基本上等于或者低于每个栅结构的第二部分的底部的高度处。
[0014]间隔物结构可以包括:栅间隔物结构，覆盖每个栅结构在第一方向上的侧壁；以及鳍间隔物结构，覆盖每个有源鳍在第二方向上的侧壁。栅间隔物结构可以包括:第一栅间隔物，覆盖栅结构的第一部分的侧壁的第二区域和第三区域；以及第二栅间隔物，覆盖栅结构的第一部分的侧壁的第一区域和第一栅间隔物的外侧壁。
[0015]第一栅间隔物的一部分可以覆盖每个栅结构的第二部分的侧壁，第二栅间隔物的一部分可以覆盖第一栅间隔物的该一部分的外侧壁，第一栅间隔物的该一部分覆盖每个栅结构的第二部分的侧壁。鳍间隔物结构可以覆盖每个栅结构的第三部分的顶表面，第三部分可以在隔离层上在第一方向上延伸并接触每个有源鳍的侧壁，第二栅间隔物的一部分可以覆盖每个栅结构的第三部分的侧壁。
[0016]鳍间隔物结构可以包括:在每个栅结构的第三部分上的第一鳍间隔物，第一鳍间隔物覆盖每个有源鳍的侧壁；以及覆盖第一鳍间隔物的外侧壁的第二鳍间隔物。第一鳍间隔物和第一栅间隔物可以包括相同的材料，第二鳍间隔物和第二栅间隔物可以包括相同的材料。
[0017]根据一个或多个其他实施方式，一种半导体器件包括:多个有源鳍，每个有源鳍在基板上从隔离层的顶表面突出并在第一方向上延伸；多个栅结构，每个栅结构在基本上垂直于第一方向的第二方向上在有源鳍和隔离层上延伸并包括在隔离层上的第一部分和在有源鳍上的第二部分，第一部分在第一方向上的宽度至少部分地不同于第二部分在第一方向上的宽度；以及间隔物结构，覆盖每个栅结构的侧壁。
[0018]每个栅结构的第一部分的顶表面可以与每个栅结构的第二部分的顶表面基本上共平面，每个栅结构的第一部分的底部可以低于每个栅结构的第二部分的底部。
[0019]每个栅结构的第一部分的位于基本上与每个栅结构的第二部分相等的高度处的上部可以具有基本上等于每个栅结构的第二部分的宽度，每个栅结构的第一部分的位于低于每个栅结构的第二部分的高度处的下部可以具有大于每个栅结构的第二部分的宽度。
[0020]每个栅结构的第一部分可以包括按此次序从隔离层的顶表面向上竖直地设置的第一区域、第二区域和第三区域，第一区域、第二区域和第三区域可以分别具有第一宽度、第二宽度和第三宽度，第二宽度可以从其底部朝向其顶部减小，第二宽度可以具有根据高度变化的减小速率，第三宽度可以基本上等于每个栅结构的第二部分的宽度。
[0021]第二宽度的减小速率可以从每个栅结构的第二区域的底部朝向其顶部减小。每个栅结构的第一部分的第一区域和第二区域可以形成在等于或者低于每个栅结构的第二部分的底部的高度处。间隔物结构可以包括:栅间隔物结构，覆盖每个栅结构在第一方向上的侧壁;以及鳍间隔物结构，覆盖每个有源鳍在第二方向上的侧壁。
[0022]根据一个或多个其他实施方式，一种半导体器件包括:在基板上的由隔离层限定的多个有源鳍，每个有源鳍在第一方向上延伸;多个栅结构，每个栅结构在基本上垂直于第一方向的第二方向上在有源鳍和隔离层上延伸并包括在隔离层上的第一部分和第三部分以及在有源鳍上的第二部分；以及间隔物结构，覆盖每个栅结构的侧壁并包括氮化物，其中每个栅结构的第三部分在第一方向上延伸并接触每个有源鳍的侧壁，并具有在第一方向上的大于每个栅结构的第一部分和第二部分的宽度。
[0023]间隔物结构可以包括:栅间隔物结构，在每个栅结构的第一部分和第二部分的在第一方向上的侧壁上；以及鳍间隔物结构，在每个有源鳍的在第二方向上的侧壁上。鳍间隔物结构可以包括:覆盖每个栅结构的第三部分的顶表面的第一鳍间隔物；以及覆盖第一鳍间隔物的外侧壁的第二鳍间隔物。栅间隔物可以覆盖每个栅结构的第三部分的侧壁。栅间隔物和第二鳍间隔物可以包括基本上相同的材料。栅间隔物和第二鳍间隔物可以包括氮化物。栅间隔物可以具有基本上垂直于基板的顶表面的侧壁。
[0024]根据一个或多个实施方式，一种制造半导体器件的方法包括:在基板上形成隔离层以限定多个有源鳍，每个有源鳍在第一方向上延伸；在有源鳍和隔离层上形成多个第一栅结构，每个第一栅结构在基本上垂直于第一方向的第二方向上延伸并包括在隔离层上的第一部分，每个第一栅结构的第一部分的下部具有在第一方向上根据高度而减小的宽度，在第一栅结构的侧壁上形成第一栅间隔物，每个第一栅结构的第一部分的下部没有被第一栅间隔物部分地覆盖;利用第一栅间隔物作为蚀刻掩模去除每个第一栅结构的第一部分的暴露的下部；以及形成第二栅间隔物以覆盖每个第一栅结构的第一部分的下部的侧壁以及第一栅间隔物。
[0025]在第一栅结构的侧壁上形成第一栅间隔物可以包括:在有源鳍和隔离层上形成第一栅间隔物层以覆盖第一栅结构；以及各向异性地蚀刻第一栅间隔物层。第一栅间隔物和第二栅间隔物可以包括氮化物或者氧化物。
[0026]第一栅结构可以包括顺序地层叠的虚设栅绝缘图案、虚设栅电极和栅掩模，并且在形成第二栅间隔物之后，该方法可以包括:形成绝缘中间层以覆盖第一栅结构以及第一栅间隔物和第二栅间隔物;平坦化绝缘中间层直到第一栅结构的虚设栅电极被暴露；去除暴露的虚设栅电极和在其下方的虚设栅绝缘图案以形成暴露有源鳍的顶表面和隔离层的顶表面的开口 ；以及形成第二栅结构以填充所述开口。
[0027]形成开口可以包括去除第一栅间隔物。形成第二栅结构可以包括在有源鳍的暴露的顶表面和隔离层的暴露的顶表面以及开口的侧壁上形成栅绝缘图案，栅绝缘图案包括高k介电材料;以及形成栅电极以填充开口的剩余部分，栅电极包括金属。
[0028]在形成栅绝缘图案之前，该方法可以包括氧化有源鳍的暴露的顶表面以形成界面图案。形成第一栅间隔物可以包括在每个有源鳍的侧壁上形成第一鳍间隔物，利用第一栅间隔物作为蚀刻掩模去除每个第一栅结构的第一部分的暴露的下部分包括:利用第一栅间隔物和第一鳍间隔物作为蚀刻掩模去除每个第一栅结构的第一部分的暴露的下部分，使得每个第一栅结构的第一部分的下部分的在第一方向上延伸的部分保留在隔离层上。形成第二栅间隔物可以包括:形成第二栅间隔物，该第二栅间隔物覆盖第一鳍间隔物的外侧壁和每个第一栅结构的第一部分的下部分的保留在隔离层上的部分的侧壁。
[0029]根据一个或多个其他实施方式，一种半导体器件包括:第一有源鳍;第二有源鳍；在第一有源鳍和第二有源鳍之间的隔离层;在第一有源鳍和第二有源鳍上的栅结构；以及覆盖栅结构的栅间隔物结构，其中栅结构包括具有第一区域、第二区域和第三区域的侧壁，第一区域具有第一坡度，第二区域具有第二坡度，第三区域具有第三坡度，其中第一坡度不同于第二坡度和第三坡度中的至少一个，第二坡度不同于第三坡度。
[0030]第一坡度可以等于或小于第三坡度。第二坡度可以从第二区域的底部到顶部增大，第二坡度可以在第二区域的底部具有小于第一坡度的值，第三坡度可以大于第二坡度。栅间隔物结构可以包括:覆盖第二区域和第三区域的第一栅间隔物；以及覆盖第一栅间隔物的侧壁和第一区域的第二栅间隔物。
【附图说明】
[0031]通过参照附图详细描述示范实施方式，各特征对于本领域技术人员将变得明显，附图中:
[0032]图1至图8示出半导体器件的实施方式；
[0033]图9至图49示出用于制造半导体器件的方法的实施方式；
[0034]图50至图53示出半导体器件的另一实施方式；
[0035]图54至图56示出用于制造半导体器件的方法的另一实施方式；以及
[0036]图57至图60示出用于制造半导体器件的方法的另一实施方式。
【具体实施方式】
[0037]现在将在下面参照附图更充分地描述示例实施方式;然而，它们可以以不同的形式实施而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开彻底和完整，并将示范实施方式充分传达给本领域技术人员。各实施方式可以被结合以形成另外的实施方式。
[0038]将理解，当一层或元件被称为“在”另一层“上”时，它可以直接在另一层或基板“上”，或者也可以存在插入层。此外，将理解，当一层被称为在另一层“下面”时，它可以直接在下面，也可以存在一个或多个插入的层。此外，还将理解，当一层被称为在两个层“之间”时，它可以是这两个层之间的仅有的层，或者也可以存在一个或多个插入层。相同的附图标记始终指代相同的元件。
[0039]将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或联接到另一元件或层，或者可以存在插入的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在插入的元件或层。相同的附图标记始终指代相同的元件。如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。
[0040]将理解，尽管这里可以使用术语第一、第二、第三、第四等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
[0041]为了便于描述，这里可以使用空间关系术语诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示范性术语“在...下面”可以涵盖之上和之下两种取向。器件可以被另外地取向(旋转90度或在另外的取向)，这里使用的空间关系描述符被相应地解释。
[0042]这里使用的术语仅是为了说明特定示例实施方式的目的而不意欲限制本发明构思。如这里所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。还将理解，术语“包括”和/或“包含”当在本说明书中使用时，指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
[0043]这里参照截面图描述了示例实施方式，该截面图是理想化的示例实施方式(以及中间结构)的示意图。因而，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状可以不总是示出器件的区域的实际形状。
[0044]除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)具有本发明构思所属领域的普通技术人员通常理解的相同的含义。还将理解的，术语诸如在通用词典中限定的那些应当被解释为具有与它们在相关技术的语境中的含义一致的含义，而不应被解释为理想化或过度形式化的含义，除非这里明确地如此限定。
[0045]图1至图8示出半导体器件的实施方式。具体地，图1是示出半导体器件的平面图，图2至图8是示出半导体器件的截面图。图2是沿图1的线A-A’截取的截面图，图3是沿图1的线B-B’截取的截面图，图4是沿图1的线C-C’截取的截面图，图5和图8是沿图1的线D-D’截取的截面图，图6是沿图1的线E-E’截取的截面图，图7是沿图1的线F-F’截取的截面图。
[0046]参照图1至图7，半导体器件包括在基板100上的有源鳍105、栅结构300和栅间隔物结构190。半导体器件还包括鳍间隔物结构220、源/漏层240、金属硅化物图案320、接触插塞330以及绝缘中间层250和310。
[0047]基板100可以包括半导体材料，例如硅、锗、硅锗等或者II1-V族半导体化合物例如GaP、GaAs、GaSb等。在一些实施方式中，基板100可以是绝缘体上硅(SOI)基板或者绝缘体上锗(GOI)基板。
[0048]隔离层120可以形成在基板100上以限定场区和有源区。场区具有被隔离层120覆盖的顶表面，有源区具有可不被隔离层120覆盖的顶表面。有源区具有向上突出的像鳍一样的形状，因此可以被称为有源鳍105。
[0049]在示例实施方式中，有源鳍105可以在基本上平行于基板100的顶表面的第一方向上延伸。多个有源鳍105可以形成在第二方向上，该第二方向可以基本上平行于基板100的顶表面并可以交叉第一方向。在示例实施方式中，第一方向和第二方向可以彼此交叉，例如成直角，例如第一方向和第二方向可以基本上彼此垂直。
[0050]在示例实施方式中，有源鳍105可以包括顺序地层叠并彼此一体地形成的下有源图案105b和上有源图案105a。下有源图案105b的侧壁可以被隔离层120覆盖。上有源图案105a可以从隔离层120的顶表面突出。在示例实施方式中，下有源图案105b可以在第二方向上具有略大于上有源图案105a的宽度。
[0051]栅结构300可以在第二方向上延伸并可以形成在有源鳍105和隔离层120上。在示例实施方式中，多个栅结构300可以形成在第一方向上。
[0052]栅结构300可以包括在隔离层120上的第一部分和在有源鳍105上的第二部分。栅结构300的第一部分和第二部分可以一体地形成从而在第二方向上彼此不间隔开。图3示出栅结构300的第二部分的截面，图4示出栅结构300的第一部分的截面。
[0053]在示例实施方式中，栅结构300的第一部分的顶表面和第二部分的顶表面可以基本上彼此共平面。栅结构300的第一部分的底表面可以低于栅结构300的第二部分的底表面。例如，栅结构300的第二部分可以形成在从隔离层120的顶表面突出的有源鳍105上。因此，栅结构300的第二部分的底表面可以高于栅结构300的在隔离层120上的第一部分的底表面。在一些实施方式中，栅结构300的第二部分的顶表面可以高于栅结构300的第一部分的顶表面。
[0054]栅结构300的第二部分在第一方向上的侧壁可以基本上垂直于有源鳍105的顶表面。然而，栅结构300的第一部分在第一方向上的侧壁可以相对于隔离层120的顶表面不具有恒定的角度，例如可以相对于隔离层120的顶表面不具有恒定的坡度。在至少一个实施方式中，相对于有源鳍105的顶表面的坡度和相对于隔离层120的顶表面的坡度两者可以被称为相对于基板100的顶表面的坡度。
[0055]第一区域300a、第二区域300b和第三区域300c可以按此次序从隔离层120的顶表面向上限定在栅结构300的第一部分中。栅结构300的第一部分的第三区域300c可以形成在对应于栅结构300的第二部分的高度处。栅结构300的第一区域300a和第二区域300b可以形成在低于栅结构300的第二部分的高度处。例如，栅结构300的第一部分的第三区域300c的底部可以形成在与栅结构300的第二部分的底部基本上相同的高度处。或者，栅结构300的第一部分的第三区域300c的底部可以形成在略微低于栅结构300的第二部分的底部的高度处。
[0056]第一区域300a、第二区域300b和第三区域300c在第一方向上的侧壁可以相对于基板100的顶表面分别具有第一坡度S1、第二坡度S2和第三坡度S3。在示例实施方式中，第三坡度S3可以相对于基板100的顶表面为约90度。第一坡度SI可以等于或小于第三坡度S3。第二坡度S2可以根据高度而改变。在示例实施方式中，第二区域300b的第二坡度S2可以在第一区域300a与第二区域300b之间的界面处小于第一坡度SI，可以根据其高度而增大，并可以在第二区域300b与第三区域300c之间的界面处与第三坡度S3基本上相同。
[0057]由于栅结构300的第一部分可以具有根据高度而改变的坡度S1、S2和S3，所以栅结构300的第一部分可以在第一方向上具有根据高度改变的宽度。例如，栅结构300的第一部分的第一区域300a、第二区域300b和第三区域300c可以在第一方向上分别具有第一宽度Wl、第二宽度W2和第三宽度W3。在示例实施方式中，第三宽度W3可以与栅结构300的第二部分的宽度基本上相同。第二区域300b的第二宽度W2可以大于第三区域300c的第三宽度W3。第一区域300a的第一宽度Wl可以大于第二区域300b的第二宽度W2。第二区域300b的第二宽度W2可以根据其高度而减小，并且减小的速率也可以根据其高度而减小。
[0058]如上所述，栅结构300的第一部分的侧壁和第二部分的侧壁可以具有至少部分地彼此不同的坡度。此外，栅结构300的第一部分和第二部分可以具有至少部分地彼此不同的宽度。
[0059]栅结构300可以包括顺序地层叠的界面图案270、栅绝缘图案280和栅电极290。栅间隔物结构190可以覆盖栅结构300的侧壁。
[0060]在示例实施方式中，界面图案270可以仅形成在有源鳍105的顶表面上。栅绝缘图案280可以形成在界面图案270、隔离层120、以及栅间隔物结构190的内侧壁上。或者，界面图案270可以不仅形成在有源鳍105上，而且形成在隔离层120以及栅间隔物结构190的内侧壁上。在一些情形下，可以不形成界面图案270，因此栅结构300可以不具有在其中的界面图案。栅电极290的底部和侧壁可以被栅绝缘图案280围绕。
[0061]界面图案270可以包括氧化物(例如，硅氧化物)，栅绝缘图案280可以包括具有高介电常数的金属氧化物(例如，铪氧化物、钽氧化物、锆氧化物等)，栅电极290可以包括具有低电阻率的金属例如铝、铜、钽等、或者金属氮化物。
[0062]图4示出栅结构300的第一部分具有根据高度改变的宽度和侧壁坡度。因而，栅电极290可以具有根据高度改变的宽度和侧壁坡度。
[0063]栅间隔物结构190可以包括第一栅间隔物170和第二栅间隔物180。在示例实施方式中，第一栅间隔物170可以覆盖栅结构300的第二部分的侧壁以及栅结构300的第一部分的第二区域300b和第三区域300c的侧壁。因此，第一栅间隔物170的内侧壁可以具有与栅结构300的第一部分的第二区域300b和第三区域300c的侧壁相对应的形状。
[0064]另外，第二栅间隔物180可以覆盖第一栅间隔物170的外侧壁和栅结构300的第一部分的第一区域300a的侧壁。因此，栅结构300的侧壁可以不被暴露。
[0065]第一栅间隔物170和第二栅间隔物180可以在第一方向上分别具有第一厚度Tl和第二厚度T2。在示例实施方式中，第一厚度Tl可以小于第二厚度Τ2。在另一实施方式中，第一厚度Tl可以等于或者大于第二厚度Τ2。
[0066]第一栅间隔物170和第二栅间隔物180可以包括氮化物例如硅氮化物、硅氮氧化物、硅氧碳氮化物等、或者氧化物例如硅氧化物。第一栅间隔物170和第二栅间隔物180可以包括彼此基本上相同或者不同的材料。
[0067]源/漏层240可以邻近于在第二方向上延伸的栅结构290形成在有源鳍105上。源/漏层240可以填充形成在上有源图案105a和/或下有源图案105b处的凹陷。源/漏层240的上部可以接触第二栅间隔物180的外侧壁。在示例实施方式中，源/漏层240的上部沿着第二方向的截面可以具有五边形或者六边形的形状。
[0068]参照图8，当有源鳍105在第二方向上彼此间隔开短的距离(例如，小于预定距离)时，从相应的有源鳍105生长的源/漏层240可以彼此合并。
[0069]在示例实施方式中，源/漏层240可以包括掺杂有P型杂质的单晶硅锗。在另一实施方式中，源/漏层240可以包括掺杂有η型杂质的单晶碳化硅或者掺杂有η型杂质的单晶硅。
[0070]金属硅化物图案320可以形成在源/漏层240上并可以包括金属硅化物例如钴、镍等的硅化物。
[0071]鳍间隔物结构220可以覆盖有源鳍105的侧壁(例如，上有源图案105a在第二方向上的侧壁)以及源/漏层240在第二方向上的下侧壁。例如，鳍间隔物结构220可以在其中源/漏层240形成在有源鳍105上的栅间隔物结构190之间的区域中覆盖源/漏层240的下侧壁，并可以在其中源/漏层240不形成在第二栅间隔物180下方的区域中覆盖有源鳍105的侧壁。
[0072]在示例实施方式中，鳍间隔物结构220可以包括第一鳍间隔物200和第二鳍间隔物210。第一鳍间隔物200可以覆盖上有源图案105a在第二方向上的侧壁以及源/漏层240在第二方向上的侧壁。第二鳍间隔物210可以覆盖第一鳍间隔物200的外侧壁。
[0073]在示例实施方式中，第一鳍间隔物200和第二鳍间隔物210的顶表面可以分别低于第一栅间隔物170和第二栅间隔物180的顶表面。第一鳍间隔物200和第二鳍间隔物210可以分别包括与第一栅间隔物170和第二栅间隔物180基本上相同的材料，因此可以与其合并。
[0074]栅结构300的第二部分的可接触有源鳍105的第三部分可以具有与栅结构300的第二部分中的其他部分不同的形状。因此，在下文，第三部分将独立于第二部分示出。例如，栅结构300的第二部分中的在隔离层120上的第三部分可以在第一方向上延伸。因此，栅结构300的第三部分可以在第一方向上具有大于栅结构300的第一部分和第二部分的宽度。
[0075]栅结构300的第三部分的顶表面可以被第一鳍间隔物200覆盖。栅结构300的第三部分的侧壁可以被第二栅间隔物180覆盖。因此，栅结构300的第三部分可以不被暴露。
[0076]第一绝缘中间层250可以形成在基板100上并可以覆盖源/漏层240和金属硅化物图案320。第一绝缘中间层250还可以覆盖栅结构300的侧壁上的栅间隔物结构190的外侧壁。第二绝缘中间层310可以形成在第一绝缘中间层250、栅结构300和栅间隔物结构190上。第一绝缘中间层250和第二绝缘中间层310可以包括氧化物，例如硅氧化物。
[0077]接触插塞330可以穿过第一绝缘中间层250和第二绝缘中间层310并可以接触金属硅化物图案320。接触插塞330可以包括金属、金属氮化物、掺杂的多晶硅等。
[0078]如以上所示的，在半导体器件中，栅结构300的侧壁可以被包括栅间隔物结构190和鳍间隔物结构220的间隔物结构完全地覆盖。因此，栅结构300可以不接触源/漏层240和/或在其上的金属硅化物图案320。因此，可以防止电短路的形成。
[0079]图9至图49示出用于制造半导体器件的方法的实施方式的各阶段。具体地，图9、
11、15、21、25、31、33、36、38、42和46是平面图，图10、12-14、16-20、22-24、26-30、32、34-35、37、39-41、43-45和47-49是截面图。图10、12、43和47是分别沿相应的平面图的线六4’截取的截面图，图13、16、26、34、39、44和48是分别沿相应的平面图的线8-8’截取的截面图，图14、17、19、20、22-24、27、29-30、40、45和49是分别沿相应的平面图的线(:-(:’截取的截面图，图18、28、32、35、37和41是分别沿相应的平面图的线D-D’截取的截面图。
[0080]参照图9和10，基板100的上部可以被部分地去除以形成第一沟槽110，隔离层120可以形成为填充第一沟槽110的下部。基板100可以包括半导体材料例如硅、锗、硅锗等或者II1-V族半导体化合物例如GaP、GaAs、GaSb等。在一些实施方式中，基板100可以是SOI基板或者GOI基板。
[0081]在示例实施方式中，隔离层120可以通过如下形成:在基板100上形成绝缘层以充分地填充第一沟槽110、平坦化绝缘层直到基板100的顶表面可以被暴露、以及去除绝缘层的上部以暴露第一沟槽110的上部。当去除绝缘层的上部时，基板100的与其相邻的部分也可以被去除。因此，基板100的具有未被隔离层120覆盖的侧壁的部分的宽度可以小于基板100的具有被隔离层120覆盖的侧壁的部分的宽度。绝缘层可以由氧化物形成，例如硅氧化物。
[0082]由于隔离层120形成在基板100上，所以具有被隔离层120覆盖的顶表面的场区以及具有未被隔离层120覆盖的顶表面的有源区可以限定在基板100中。有源区也可以被称为有源鳍105。
[0083]在示例实施方式中，有源鳍105可以在基本上平行于基板100的顶表面的第一方向上延伸。多个有源鳍105可以形成在第二方向上，第二方向可以基本上平行于基板100的顶表面并交叉第一方向。在示例实施方式中，第一方向和第二方向可以基本上彼此垂直。
[0084]在示例实施方式中，有源鳍105可以包括顺序地层叠并彼此一体地形成的下有源图案105b和上有源图案105a。下有源图案105b的侧壁可以被隔离层120覆盖。上有源图案105a可以从隔离层120的顶表面突出。在示例实施方式中，下有源图案105b可以在第二方向上具有略微大于上有源图案105a的宽度。
[0085]参照图11至图14，虚设栅结构160可以形成在基板100上。虚设栅结构160可以通过如下形成:在隔离层120和基板100的有源鳍105上顺序地形成虚设栅绝缘层、虚设栅电极层和栅掩模层;通过利用光致抗蚀剂图案的光刻工艺图案化栅掩模层以形成栅掩模150;以及利用栅掩模150作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅绝缘层。因此，虚设栅结构160可以形成为包括顺序地层叠在有源鳍105和隔离层120的在第二方向上邻近于有源鳍105的部分上的虚设栅绝缘图案130、虚设栅电极140和栅掩模150。
[0086]虚设栅绝缘层可以由氧化物(例如，硅氧化物)形成，虚设栅电极层可以由例如多晶硅形成，栅掩模层可以由氮化物例如硅氮化物形成。虚设栅绝缘层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。或者，虚设栅绝缘层可以通过在基板100的上部上的热氧化工艺而形成。在这种情况下，虚设栅绝缘层可以仅形成在有源鳍105上。虚设栅电极层和栅掩模层可以通过CVD工艺、ALD工艺等形成。
[0087]在示例实施方式中，虚设栅结构160可以形成为在隔离层120和基板100的有源鳍105上在第二方向上延伸。多个虚设栅结构160可以形成为在第一方向上彼此间隔开。由于在第二方向上彼此相邻的有源鳍105之间的距离短(例如，在预定距离以下)，所以虚设栅绝缘层和虚设栅电极层的在相邻的有源鳍105之间的部分可能没有被良好地蚀刻。因此，虚设栅结构160的在有源鳍105之间的部分(例如，虚设栅结构160的在隔离层120上的部分)可以具有朝向其底部增大的宽度。
[0088]例如，虚设栅结构160的在有源鳍105上的部分可以在第一方向上具有第一宽度W1。第二区域160b(其可以是虚设栅结构160的在隔离层120上的所述部分的上部)可以在第一方向上具有第一宽度W1。第一区域160a(其可以是虚设栅结构160的在隔离层120上的所述部分的下部)可以在第一方向上具有大于第一宽度Wl的第二宽度W2。第二宽度W2可以从第二区域160b的顶部朝向底部增大，第二宽度W2的增大速率也可以从第二区域160b的顶部朝向底部增大。
[0089]可以进一步执行离子注入工艺以在有源鳍105的邻近虚设栅结构160的上部处形成杂质区。
[0090]参照图15至18，第一栅间隔物170和第一鳍间隔物200可以分别形成在虚设栅结构160的侧壁和有源鳍105的侧壁上。在示例实施方式中，第一栅间隔物170和第一鳍间隔物200可以通过在虚设栅结构160、有源鳍105和隔离层120上形成第一间隔物层并各向异性地蚀刻该第一间隔物层而形成。因此，第一栅间隔物170和第一鳍间隔物200可以不彼此区分并可以彼此合并。第一间隔物层可以由氮化物例如硅氮化物、硅氮氧化物、硅氧碳氮化物等、或者氧化物例如硅氧化物形成。
[0091]第一栅间隔物170可以形成在虚设栅结构160的在第一方向上彼此相反的侧壁上。第一鳍间隔物200可以形成在有源鳍105的在第二方向上彼此相反的侧壁上。
[0092]在示例实施方式中，第一栅间隔物170和第一鳍间隔物200可以形成为分别在第一方向和第二方向上分别具有第一厚度Tl和第三厚度T3。第一栅间隔物170可以不完全地覆盖虚设栅结构160的在隔离层120上的所述部分的第一区域160a，该第一区域160a可以具有大于虚设栅结构160的在隔离层120上的所述部分的第二区域160b的宽度。因此，可以暴露虚设栅结构160的第二区域160b的一部分，具体地，可以暴露虚设栅绝缘图案130的一部分和虚设栅电极140的一部分。
[0093]参照图19和图20，虚设栅结构160的暴露部分可以根据第一栅间隔物170的第一厚度Tl而变化。例如，图19和图20示出，由于第一栅间隔物170的第一厚度Tl在与图18相比时增大，所以虚设栅绝缘图案130的仅一部分被暴露。
[0094]参照图21和图22，虚设栅结构160的暴露部分可以利用第一栅间隔物170作为蚀刻掩模来去除。因此，在隔离层120上的虚设栅结构160中的虚设栅绝缘图案130的暴露部分和虚设栅电极140的暴露部分可以被去除，第一区域160a可以被分成第三区域160c和第四区域160d。第三区域160c可以在第一方向上具有第一宽度Wl，第四区域160d可以具有第二宽度W2，该第二宽度W2可以根据其高度而变化并可以小于第一宽度W1。
[0095]由于第一鳍间隔物200可以形成在有源鳍105的侧壁上，所以在隔离层120上的虚设栅结构160的在第一鳍间隔物200下面的部分可以保留。
[0096]图23和图24示出当第一栅间隔物170的第一厚度Tl变化时在蚀刻工艺之后的虚设栅结构160的保留部分。
[0097]参照图25至图28，第二栅间隔物180可以形成在第一栅间隔物170以及虚设栅结构160的暴露部分的侧壁上。第二鳍间隔物210可以形成在第一鳍间隔物200的外侧壁上。第二栅间隔物180和第二鳍间隔物210可以例如通过在虚设栅结构160、第一栅间隔物170、第一鳍间隔物200、有源鳍105和隔离层120上形成第二间隔物层并各向异性地蚀刻第二间隔物层而形成。
[0098]因此，第二栅间隔物180可以形成为具有第二厚度T2。结果，虚设栅结构160的暴露部分的侧壁可以被覆盖。第二鳍间隔物210可以形成在第一鳍间隔物200的外侧壁上以具有第四厚度T4。虚设栅结构160的在隔离层120上且在第一鳍间隔物200之下的保留部分也可以被第二栅间隔物180覆盖。
[0099]在示例实施方式中，第二厚度T2和第四厚度T4可以分别大于第一厚度Tl和第三厚度T3。在另一实施方式中，如果虚设栅结构160的暴露部分被覆盖，则第二厚度T2和第四厚度T4可以分别等于或者小于第一厚度Tl和第三厚度T3。图29和图30示出第二栅间隔物180的第二厚度T2可以随着第一栅间隔物170的第一厚度Tl的变化而变化。
[0100]第二间隔物层可以由氮化物例如硅氮化物、硅氮氧化物、硅氧碳氮化物等、或者氧化物例如硅氧化物形成。在示例实施方式中，第二间隔物层可以由与第一间隔物层基本上相同或者不同的材料形成。第一栅间隔物170和第二栅间隔物180可以形成栅间隔物结构190。第一鳍间隔物200和第二鳍间隔物210可以形成鳍间隔物结构220。
[0101]参照图31和图32，有源鳍105的在第一方向上邻近虚设栅结构160的上部可以被去除以形成第二沟槽230。具体地，有源鳍105的上部可以利用虚设栅结构160、在虚设栅结构160的侧壁上的栅间隔物结构190以及鳍间隔物结构220作为蚀刻掩模去除以形成第二沟槽230。图32示出下有源图案105b的一部分以及上有源图案105a被去除。在另一实施方式中，可以仅去除上有源图案105a。
[0102]在示例实施方式中，第二沟槽230可以形成为具有例如西格马(sigma)形状。在另一实施方式中，第二沟槽230可以具有类似于U形、类似于球形或者垂直侧壁。
[0103]参照图33至图35，源/漏层240可以形成在有源鳍105上以填充第二沟槽230并生长在鳍间隔物结构220上方。在示例实施方式中，源/漏层240可以通过利用有源鳍105的被第二沟槽230暴露的顶表面作为籽晶的选择性外延生长(SEG)工艺形成。
[0104]在示例实施方式中，源/漏层240可以通过执行利用硅源气体例如乙硅烷(Si2H6)气体和碳源气体例如甲基硅甲烷(SiH3CH3)气体的SEG工艺以形成单晶硅碳化物层而形成。或者，SEG工艺可以仅利用硅源气体例如乙硅烷(Si2H6)气体来进行，以形成单晶硅层。在示例实施方式中，η型杂质源气体(例如，磷化氢(PH3)气体)也可以用于形成掺杂有η型杂质的单晶硅碳化物层或者掺杂有η型杂质的单晶硅层。因此，源/漏层240可以用作NMOS晶体管的源/漏区。
[0105]或者，源/漏层240可以通过执行利用硅源气体例如二氯甲硅烷(SiH2Cl2)气体和锗源气体例如锗烷(GeH4)气体的SEG工艺以形成单晶硅锗层而形成。在示例实施方式中，P型杂质源气体例如乙硼烷(B2H6)气体也可以用于形成掺杂有P型杂质的单晶硅锗层。因此，源/漏层240可以用作PMOS晶体管的源/漏区。源/漏层240可以填充第二沟槽230，并可以进一步生长以接触第二栅间隔物180的一部分。
[0106]参照图36至图37，当在第二方向上彼此相邻的有源鳍105之间的距离短(例如，在预定距离以下)时，生长在有源鳍105上的源/漏层240可以彼此接触并彼此合并。
[0107]参照图38至图41，第一绝缘中间层250可以形成在虚设栅结构160、栅间隔物结构190、鳍间隔物结构220和源/漏层240上至足够的高度，并可以被平坦化直到虚设栅结构160的虚设栅电极140的顶表面被暴露。在平坦化工艺中，栅极掩模150也可以被去除，第一栅间隔物170的上部和第二栅间隔物180的上部可以被部分地去除。
[0108]第一绝缘中间层250可以由氧化物例如硅氧化物形成。平坦化工艺可以例如通过CMP工艺和/或回蚀刻工艺进行。
[0109]参照图42至图45，暴露的虚设栅电极140和在虚设栅电极140下面的虚设栅绝缘图案130可以被去除以形成暴露第一栅间隔物170的内侧壁和第二栅间隔物180的内侧壁以及有源鳍105的顶表面(例如，上有源图案105a的顶表面)的开口260。在示例实施方式中，暴露的虚设栅电极140可以通过干蚀刻工艺以及随后利用氢氧化铵(NH4OH)作为蚀刻溶液的湿蚀刻工艺而去除。虚设栅绝缘图案130可以通过干蚀刻工艺和/或利用氟化氢(HF)作为蚀刻溶液的湿蚀刻工艺而去除。
[0110]参照图46至图49，栅结构300可以形成为填充开口 260。具体地，在对有源鳍105的被开口 260暴露的顶表面进行热氧化工艺以形成界面图案270之后，栅绝缘层可以形成在界面图案270、隔离层120、栅间隔物结构190和第一绝缘中间层250上。栅电极层可以形成在栅绝缘层上以充分地填充开口 260的剩余部分。
[0111]栅绝缘层可以通过CVD工艺或ALD工艺形成为包括具有高介电常数的金属氧化物(例如，铪氧化物、钽氧化物、锆氧化物等)。栅电极层可以通过ALD工艺、物理气相沉积(PVD)工艺等形成以包括具有低电阻率的材料，例如，诸如铝、铜、钽等的金属或者其金属氮化物。在示例实施方式中，可以进一步执行热处理工艺(例如，快速热退火(RTA)工艺、尖峰快速热退火(尖峰RTA)工艺、闪光快速热退火(闪光RTA)工艺或者激光退火工艺)。或者，栅电极层可以由掺杂的多晶硅形成。
[0112]以与栅绝缘层或栅电极层类似的方式，界面图案270可以通过CVD工艺、ALD工艺等形成而不是热氧化工艺。在这种情况下，界面图案270可以不仅形成在有源鳍105的顶表面上，而且形成在隔离层120的顶表面以及栅间隔物结构190的内侧壁上。
[0113]栅电极层和栅绝缘层可以被平坦化直到第一绝缘中间层250的顶表面被暴露，以形成在栅间隔物结构190的内侧壁和界面图案270上的栅绝缘图案280以及在栅绝缘图案280上的填充开口 260的剩余部分的栅电极290。因此，栅电极290的底表面和侧壁可以被栅绝缘图案280围绕。在示例实施方式中，平坦化工艺可以例如通过CMP工艺和/或回蚀刻工艺进行。
[0114]顺序地层叠的界面图案270、栅绝缘图案280和栅电极290可以形成栅结构300。根据掺杂到源/漏层240中的杂质的导电类型，栅结构300与源/漏层240—起可以形成PMOS晶体管或者NMOS晶体管。
[0115]栅结构300可以包括在隔离层120上的第一部分和在有源鳍105上的第二部分。第一区域300a、第二区域300b和第三区域300c可以按此次序从隔离层120的顶表面向上限定在栅结构300的第一部分中。栅结构300的第一部分的第三区域300c可以形成在对应于栅结构300的第二部分的高度处。栅结构300的第一区域300a和第二区域300b可以形成在低于栅结构300的第二部分的高度处。例如，栅结构300的第一部分的第三区域300c的底部可以形成在与栅结构300的第二部分的底部基本上相同的高度处。或者，栅结构300的第一部分的第三区域300c的底部可以形成在略微低于栅结构300的第二部分的底部的高度处。
[0116]参照图46至49和图4，第一区域300a、第二区域300b和第三区域300c在第一方向上的侧壁可以相对于基板100的顶表面分别具有第一坡度S1、第二坡度S2和第三坡度S3。在示例实施方式中，第三坡度S3可以相对于基板100的顶表面为约90度。第一坡度SI可以等于或小于第三坡度S3。第二坡度S2可以根据高度而改变。在示例实施方式中，第二区域300b的第二坡度S2可以在第一区域300a和第二区域300b之间的界面处小于第一坡度SI，可以根据其高度而增大，并可以在第二区域300b和第三区域300c之间的界面处与第三坡度S3基本上相同。
[0117]由于栅结构300的第一部分可以具有根据高度而改变的坡度S1、S2和S3，所以栅结构300的第一部分可以在第一方向上具有根据高度改变的宽度。例如，栅结构300的第一部分的第一区域300a、第二区域300b和第三区域300c可以在第一方向上分别具有第一宽度W1、第二宽度W2和第三宽度W3。
[0118]在示例实施方式中，第三宽度W3可以与栅结构300的第二部分的宽度基本上相同。第二区域300b的第二宽度W2可以大于第三区域300c的第三宽度W3。第一区域300a的第一宽度Wl可以大于第二区域300b的第二宽度W2。第二区域300b的第二宽度W2可以根据高度而减小，减小的速率也可以根据高度而减小。
[0119]因此，栅结构300的第一部分的侧壁和第二部分的侧壁可以具有至少部分地彼此不同的坡度。栅结构300的第一部分和第二部分可以具有至少部分地彼此不同的宽度。
[0120]再次参照图1至图8，第二绝缘中间层310可以形成在第一绝缘中间层250、栅结构300和栅间隔物结构190上。孔可以穿过第一绝缘中间层250和第二绝缘中间层310形成以暴露源/漏层240的顶表面。
[0121]第二绝缘中间层310可以由与第一绝缘中间层250基本上相同或者不同的材料形成。例如，第二绝缘中间层310可以由氧化物例如硅氧化物形成。
[0122]孔可以例如通过在第二绝缘中间层310上形成光致抗蚀剂图案并利用光致抗蚀剂图案作为蚀刻掩模进行干蚀刻工艺而形成。在示例实施方式中，孔可以形成为与栅间隔物结构190自对准。
[0123]金属硅化物图案320可以形成在通过孔暴露的源/漏层240上。在示例实施方式中，在暴露的源/漏层240和第二绝缘中间层310上形成金属层之后，可以对金属层进行热处理，金属层的未反应部分可以被去除以在源/漏层240上形成金属硅化物图案320。金属层可以由例如钴、镍等形成。金属硅化物图案320可以形成在源/漏层240上。在另一实施方式中，可以没有金属硅化物图案形成在源/漏层240上。
[0124]接触插塞330可以形成为填充所述孔。接触插塞330可以例如通过在金属硅化物图案320或者源/漏层240的顶表面、孔的侧壁以及第二绝缘中间层310的顶表面上形成导电层以充分地填充所述孔而形成。导电层可以然后被平坦化直到第二绝缘中间层310的顶表面被暴露。在示例实施方式中，导电层可以由金属、金属氮化物、掺杂的多晶硅等形成。在示例实施方式中，接触插塞330可以形成为包括覆盖导电层的底部和侧壁的阻挡层。阻挡层可以形成为包括金属氮化物层和/或金属。
[0125]通过以上工艺，可以制造半导体器件。
[0126]如上所述，在利用第一栅间隔物170作为蚀刻掩模蚀刻虚设栅结构160的未被第一栅间隔物170覆盖的下部之后，虚设栅结构160的暴露部分的侧壁可以被第二栅间隔物180覆盖。因此，随后形成的栅结构300可以与源/漏层240和/或金属硅化物图案320电绝缘，从而可以防止电短路。
[0127]图50至图53示出半导体器件的另一实施方式的平面图和截面图。图51是沿图50的线B-B’截取的截面图，图52是沿图50的线C-C’截取的截面图，图53是沿图50的线F-F’截取的截面图。半导体器件可以与图1至图8的半导体器件基本上相同或相似，除了栅结构和栅间隔物结构之外。
[0128]参照图50至图53，半导体器件可以包括在基板100上的有源鳍105、栅结构305和第二栅间隔物180。半导体器件还可以包括鳍间隔物结构220、源/漏层240、金属硅化物图案320、接触插塞330以及绝缘中间层250和310。
[0129]栅结构305可以在有源鳍105和隔离层120上在第二方向上延伸。栅结构305可以包括在隔离层120上的第一部分和在有源鳍105上的第二部分。栅结构305的第一部分和第二部分可以一体地形成从而不在第二方向上彼此间隔开。多个栅结构305可以形成在第一方向上。
[0130]图51示出栅结构305的第二部分的截面，图52示出栅结构305的第一部分的截面。在示例实施方式中，栅结构305的第一部分和第二部分的顶表面可以基本上彼此共平面。栅结构300的第一部分的底表面可以低于栅结构300的第二部分的底表面。例如，栅结构305的第二部分可以形成在从隔离层120的顶表面突出的有源鳍105上。因此，其底表面可以高于栅结构305的在隔离层120上的第一部分的底表面。在一些实施方式中，栅结构305的第二部分的顶表面可以高于栅结构305的第一部分的顶表面。
[0131]栅结构305的第一部分和第二部分两者在第一方向上的侧壁可以基本上垂直于有源鳍105的顶表面。因此，栅结构305的第一部分和第二部分的每个可以在第一方向上具有第三宽度W3。例如，不同于图1至图8中的栅结构300，图50至图53中的栅结构305的第一部分和第二部分可以具有基本上相同的侧壁轮廓和基本上相同的宽度。
[0132]不同于图1至图8中的栅结构300，图50至图53中的半导体器件可以不包括第一栅间隔物170，而是可以仅包括第二栅间隔物180。第二栅间隔物180可以具有对应于栅结构305的侧壁形状的基本上垂直的侧壁轮廓。
[0133]半导体器件可以仅包括第二栅间隔物180。然而，栅结构305的侧壁可以被良好地覆盖。因此，栅结构305和源/漏层240 (例如，参照图5)和/或金属硅化物图案320 (例如，参照图5)可以被电绝缘。
[0134]图54至图56是示出用于制造半导体器件的方法的另一实施方式的各阶段的平面图和截面图。图54是平面图，图55是沿图54的线B-B’截取的截面图，图56是沿图54的线C-C’截取的截面图。
[0135]首先，可以进行与参照图9至图41说明的工艺基本上相同或者类似的工艺。参照图54至图56，可以进行与参照图42至图45说明的工艺基本上相同或者类似的工艺。然而，当去除虚设栅电极140和虚设栅绝缘图案130时，第一栅间隔物170也可以被去除。
[0136]在示例实施方式中，当第一栅间隔物170包括氧化物(例如，硅氧化物)时，在去除虚设栅绝缘图案130时第一栅间隔物170也可以被去除。因此，可以形成暴露第二栅间隔物180的内侧壁和有源鳍105的顶表面(例如，上有源图案105a的顶表面)的开口 265。
[0137]然后，可以进行与参照图46至图49和图1至图8说明的工艺基本上相同或者类似的工艺以完成半导体器件。
[0138]图57至图60是示出半导体器件的另一实施方式的平面图和截面图。图57是平面图，图58是沿图57的线B-B’截取的截面图，图59是沿图57的线C-C’截取的截面图，图60是沿图57的线D-D’截取的截面图。半导体器件可以与图1至图8的半导体器件基本上相同或相似，除了栅结构之外。
[0139]参照图57至图60，半导体器件可以包括在基板100上的有源鳍105、栅结构160和栅间隔物结构190。半导体器件还可以包括鳍间隔物结构220、源/漏层240、金属硅化物图案320、接触插塞330以及绝缘中间层250和310。
[0140]替代图1至图8中的栅结构300，半导体器件可以包括栅结构160。不同于参照图9至图49说明的工艺，栅结构160可以形成为具有包括导电材料(例如，掺杂的多晶硅或者金属)的栅电极140，而不是包括多晶硅的虚设栅电极140。因此，在进行与参照图9至图37说明的工艺基本上相同或相似的工艺之后，可以不进行参照图38至图49说明的工艺，包括栅电极140的栅结构160可以用作真正的栅极。
[0141]根据上述实施方式中的一个或多个，半导体器件以及制造半导体器件的方法可以对应于包括finFET的各种类型的存储器件。例如，半导体器件以及制造该半导体器件的方法可以应用于逻辑器件诸如中央处理单元(CHJ)、主处理单元(MPU)或者应用处理器(AP)等。另外，半导体器件以及制造该半导体器件的方法可以应用于易失性存储器件诸如DRAM器件或者SRAM器件、或者非易失性存储器件诸如快闪存储器件、PRAM器件、MRAM器件、RRAM器件等。
[0142]通过总结和回顾，鳍型场效应晶体管(finFET)可以通过形成虚设栅电极以跨越有源鳍而制造。随着有源鳍之间的距离减小，虚设栅电极可以具有像裙子一样的形状。这是因为虚设栅电极的下部可能没有被良好地蚀刻，因此可能在随后形成栅间隔物时被暴露。因此，短路会形成在晶体管的栅电极与源/漏层之间。
[0143]根据上述实施方式中的一个或多个，在利用第一栅间隔物作为蚀刻掩模蚀刻虚设栅结构的未被第一栅间隔物覆盖的下部之后，第二栅间隔物可以形成为覆盖虚设栅结构的下部和第一栅间隔物。因此，随后形成的栅结构可以与源/漏层电绝缘，从而可以防止电短路。
[0144]这里已经公开了示例实施方式，虽然采用了特定的术语，但是它们仅以一般的和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，对于本申请提交的技术领域中的技术人员来说将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用，或者与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外地指示。因此，本领域技术人员将理解，可以在形式和细节上进行各种变化而没有背离本发明的由权利要求书所阐述的精神和范围。
[0145]于2015年4月14日提交的名称为“半导体器件及其制造方法”的韩国专利申请N0.10-2015-0052408通过引用整体地结合于此。
【主权项】
1.一种半导体器件，包括: 在基板上的由隔离层限定的多个有源鳍，每个所述有源鳍在第一方向上延伸； 在所述有源鳍和所述隔离层上的栅结构，所述栅结构在与所述第一方向交叉的第二方向上；以及 覆盖所述栅结构的侧壁的栅间隔物结构，其中所述栅结构的在所述隔离层上的第一部分的侧壁包括第一区域、第二区域和第三区域，所述第一区域、所述第二区域和所述第三区域分别具有相对于所述基板的顶表面的第一坡度、第二坡度和第三坡度，所述第二坡度从所述第二区域的底部朝向顶部增大，所述第二坡度小于所述第一坡度，所述第三坡度大于所述第二坡度。2.如权利要求1所述的半导体器件，其中所述栅结构的所述第一部分的侧壁的所述第一区域、所述第二区域和所述第三区域按此次序从所述基板的顶表面向上设置。3.如权利要求1所述的半导体器件，其中: 所述第一坡度是恒定的， 所述第三坡度为90度。4.如权利要求3所述的半导体器件，其中所述第一坡度等于或小于所述第三坡度。5.如权利要求1所述的半导体器件，其中所述栅间隔物结构包括: 第一栅间隔物，覆盖所述栅结构的所述第一部分的侧壁的所述第二区域和所述第三区域;和 第二栅间隔物，覆盖所述栅结构的所述第一部分的侧壁的所述第一区域和所述第一栅间隔物的外侧壁。6.如权利要求5所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物包括相同的材料。7.如权利要求6所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物包括氮化物。8.如权利要求5所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物包括不同的材料。9.如权利要求8所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物分别包括氧化物和氮化物。10.如权利要求1所述的半导体器件，其中所述栅结构包括: 栅电极;和 栅绝缘图案，围绕所述栅电极的底部和侧壁。11.如权利要求10所述的半导体器件，其中: 所述栅电极包括金属， 所述栅绝缘图案包括高k介电材料。12.如权利要求11所述的半导体器件，还包括: 界面图案，在每个所述有源鳍的顶表面与所述栅绝缘图案之间，所述界面图案包括氧化物。13.如权利要求1所述的半导体器件，其中所述栅结构的在所述有源鳍上的第二部分的侧壁垂直于所述基板的顶表面。14.如权利要求13所述的半导体器件，其中所述栅间隔物结构包括: 第一栅间隔物，覆盖所述栅结构的所述第一部分的侧壁的所述第二区域和所述第三区域;和 第二栅间隔物，覆盖所述栅结构的所述第一部分的侧壁的所述第一区域和所述第一栅间隔物的外侧壁，其中所述第一栅间隔物覆盖所述栅结构的所述第二部分的侧壁，其中所述第二栅间隔物覆盖所述第一栅间隔物的一部分的外侧壁，所述第一栅间隔物的所述一部分覆盖所述栅结构的所述第二部分的侧壁。15.如权利要求1所述的半导体器件，还包括: 鳍间隔物结构，覆盖每个所述有源鳍的侧壁，其中所述鳍间隔物结构在所述第一方向上延伸，其中所述栅结构的第三部分在所述第一方向上延伸并被所述栅间隔物结构和所述鳍间隔物结构覆盖，所述栅结构的第三部分在所述隔离层的邻近每个有源鳍的侧壁的部分上。16.如权利要求15所述的半导体器件，其中所述鳍间隔物结构包括: 第一鳍间隔物，在所述栅结构的所述第三部分上，所述第一鳍间隔物覆盖每个所述有源鳍的侧壁;和 第二鳍间隔物，覆盖所述第一鳍间隔物的外侧壁。17.如权利要求15所述的半导体器件，其中所述鳍间隔物结构和所述栅间隔物结构包括相同的材料。18.如权利要求1所述的半导体器件，其中所述栅结构包括在所述第一方向上彼此间隔开的多个栅结构。19.一种半导体器件，包括: 多个有源鳍，每个所述有源鳍在基板上从隔离层的顶表面突出并在第一方向上延伸；多个栅结构，每个所述栅结构在垂直于所述第一方向的第二方向上在所述有源鳍和所述隔离层上延伸，每个所述栅结构的在所述隔离层上的第一部分的侧壁具有与每个所述栅结构的在所述有源鳍上的第二部分的侧壁至少部分地不同的坡度;和间隔物结构，覆盖每个所述栅结构的侧壁。20.如权利要求19所述的半导体器件，其中: 每个所述栅结构的所述第一部分的侧壁包括相对于所述基板的顶表面分别具有第一坡度、第二坡度和第三坡度的第一区域、第二区域和第三区域， 所述第二坡度从所述第二区域的底部朝向顶部增大， 所述第二坡度在所述第二区域的底部具有小于所述第一坡度的值， 所述第三坡度大于所述第二坡度， 每个所述栅结构的第二部分的侧壁具有所述第三坡度。21.如权利要求20所述的半导体器件，其中: 所述第三坡度为90度， 所述第一坡度等于或小于所述第三坡度。22.—种半导体器件，包括: 第一有源鳍； 第二有源鳍； 隔离层，在所述第一有源鳍和所述第二有源鳍之间； 栅结构，在所述第一有源鳍和所述第二有源鳍上;和 栅间隔物结构，覆盖所述栅结构， 其中所述栅结构包括具有第一区域、第二区域和第三区域的侧壁，所述第一区域具有第一坡度，所述第二区域具有第二坡度，所述第三区域具有第三坡度，其中所述第一坡度不同于所述第二坡度和所述第三坡度中的至少一个，所述第二坡度不同于所述第三坡度。23.如权利要求22所述的半导体器件，其中所述第一坡度等于或小于所述第三坡度。24.如权利要求22所述的半导体器件，其中: 所述第二坡度从所述第二区域的底部到顶部增大， 所述第二坡度在所述第二区域的底部具有小于所述第一坡度的值， 所述第三坡度大于所述第二坡度。25.如权利要求22所述的半导体器件，其中所述栅间隔物结构包括: 第一栅间隔物，覆盖所述第二区域和所述第三区域;和 第二栅间隔物，覆盖所述第一栅间隔物的侧壁和所述第一区域。
【文档编号】H01L29/06GK106057867SQ201610230485
【公开日】2016年10月26日
【申请日】2016年4月14日 公开号201610230485.2, CN 106057867 A, CN 106057867A, CN 201610230485, CN-A-106057867, CN106057867 A, CN106057867A, CN201610230485, CN201610230485.2
【发明人】李正韩, 李在焕, 金相秀, 崔桓昱, 李泰宗, 河承模
【申请人】三星电子株式会社