半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]将2014年6月5日提交的日本专利申请N0.2014-116435的公开内容，包括说明书、附图和摘要，通过引用被整体并入本文。
技术领域
[0003]本发明涉及一种提供例如适用于功率器件的技术的半导体器件。
【背景技术】
[0004]在功率器件中，有时采用横向降低表面场(RESURF)晶体管，例如日本未审专利申请公布N0.2012-39029中所述。这种晶体管具有在漏区和源区之间的场氧化膜。在上述晶体管中，在漏区和源区之间施加高电压。提供场氧化膜用于提高漏区和源区之间的耐压。
[0005]日本未审专利申请公布N0.2010-16153描述了一种作为功率器件的LDM0S(横向扩散金属氧化物半导体)。在日本未审专利申请公布N0.2010-16153中，LDM0S和CMOS (互补M0S)被混合在同一半导体衬底上。
[0006]日本未审专利申请公布特开平07(1995)-263547描述了一种依次层叠在铝互连上的PSG(磷酸硅酸盐玻璃)膜和氮化硅膜。
【发明内容】
[0007]在示例为RESURF晶体管并用作功率器件的晶体管中，在漏区和源区之间施加高电压。在这种情况下，有时电场会聚集在重叠漏区和源区的区域的一部分中。电场的聚集有时会对晶体管特性产生不期望的影响。于是，本发明人已经研究出一种用于抑制电场聚集的新的结构。鉴于本说明书和附图的描述，其他主题和新颖特征将变得显而易见。
[0008]根据优选实施例，漏区形成在第一区中且源区形成在第二区中。场绝缘膜在平面图中围绕第一区。金属互连位于场绝缘膜上方。金属互连由在25°C下具有40μ Ω._或以上且200 μΩ.cm或以下的电阻率的金属形成。而且，当沿第一区的边缘的方向折返或螺旋设置时，重复提供金属互连。金属互连在最内周处与漏区电连接且在最外周处与源区或接地电势电连接。
[0009]根据另一实施例，金属互连经由层间介电膜位于场绝缘膜上方。第一金属电极位于平面图中相对于金属互连的第一区的那侧上、并覆盖层间介电膜。第一金属电极与漏区电连接。以相同方式，第二金属电极位于平面图中相对于金属互连的第二区的那侧上、并覆盖层间介电膜。第二金属电极与源区电连接。阻挡金属膜沿第一金属电极的底部和第二金属电极的底部形成。金属互连由与阻挡金属膜相同的材料形成。
[0010]根据另一实施例，抗反射膜覆盖上述第一金属电极和第二金属电极。抗反射膜是金属膜。金属互连由与抗反射膜相同的材料形成。
[0011]根据该实施例，可抑制重叠漏区和源区的区域中的电场的聚集。
【附图说明】
[0012]图1是说明根据第一实施例的半导体器件的构造的平面图；
[0013]图2是沿图1的线A-A’的截面图；
[0014]图3是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0015]图4是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0016]图5是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0017]图6是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0018]图7是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0019]图8是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0020]图9是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0021]图10是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0022]图11是说明制造图1和图2中所示的半导体器件的方法的截面图；
[0023]图12是说明根据第二实施例的半导体器件的构造的截面图；
[0024]图13是说明制造图12中所示的半导体器件的方法的截面图；
[0025]图14是说明制造图12中所示的半导体器件的方法的截面图；
[0026]图15是说明制造图12中所示的半导体器件的方法的截面图；
[0027]图16是说明制造图12中所示的半导体器件的方法的截面图；以及
[0028]图17是说明根据变型实施例的半导体器件的构造的平面图。
【具体实施方式】
[0029]参考【附图说明】本发明的优选实施例。通观附图，相同的构成元件具有相同的参考数字，将任选地省略其解释。
[0030](第一实施例)
[0031]图1是说明根据第一实施例的半导体器件SD的构造的平面图。图2是沿图1的线A-A’的截面图。
[0032]如图1中所示，半导体器件SD具有衬底SUB中的第一区RG1，第二区RG2以及场氧化膜F0X (场绝缘膜)。在附图中所示的实施例中，场氧化膜F0X具有在内部具有开口的平面矩形形状。第一区RG1位于开口中。因此，第一区RG1在平面图中由场氧化膜F0X围绕。在附图中所示的实施例中，第一区RG1具有在角落成圆形的平面矩形形状。第二区RG2在平面图中经由场氧化膜F0X位于第一区RG1外部。
[0033]金属互连MW形成在场氧化膜F0X上方。在附图中所示的实施例中，金属互连MW在沿第一区RG1的各边缘的方向上螺旋地重复提供。金属互连MW的平面构造不限于附图中所示的实施例。例如，金属互连MW也可在沿第一区RG1的边缘的方向上折返的同时被重复提供。
[0034]如图2中所示，半导体器件SD具有衬底SUB中的第一导电类型体区PBD，第二导电类型漂移区NDR以及场氧化膜F0X。而且，半导体器件SD具有衬底SUB上的栅电极GE、导电膜CF、层间介电膜ILD、金属互连丽、阻挡金属膜BM1和BM2、金属电极ME1和ME2、保护膜PL以及覆盖膜CL。
[0035]第一导电类型和第二导电类型可以是p型或η型，只要导电类型彼此相反即可。以下将以第一导电类型是P型且第二导电类型是η型进行说明。
[0036]衬底SUB例如为半导体衬底，且具体为硅衬底或SOI (绝缘体上硅)衬底。在附图中所示的实施例中，衬底SUB的导电类型是第一导电类型(p型)。衬底SUB的导电类型也可以是第二导电类型(η型)。在附图中所示的实施例中，当第一导电类型体区PBD以及第二导电类型漂移区NDR形成在衬底SUB中时，半导体器件SD的结构不限于附图中所示的示例。例如，第一导电类型体区PBD和第二导电类型漂移区NDR也可形成为衬底SUB上形成的外延层。
[0037]第一导电类型体区PBD形成在第二区RG2中。第一导电类型体区PBD包括源区S0R以及第一导电类型体接触区PBC。源区S0R是n+区(第二导电类型区)。第一导电类型体接触区PBC是具有杂质浓度高于第一导电类型体区PBD的p+区(第一导电类型区)。源区S0R位于相对于第一导电类型体区PBD的第一区RG1的那侧上。另一方面，第一导电类型体区PBD位于相对于源区S0R的第二区RG2的那侧上。
[0038]第二导电类型漂移区NDR位于相对于第一导电类型体区PBD的第二区RG2的那侧上。第二导电类型漂移区NDR位于从第一区RG1至第二区RG2的区域中。第二导电类型漂移区NDR包括表面层中的场氧化膜F0X并包括相对于场氧化膜F0X