半导体元件及其形成方法与流程

本发明涉及一种半导体元件的结构设计及其制造方法。
背景技术：
：iii-v族半导体在近代被广泛地使用于光电元件，如发光二极管及太阳能电池。所述的光电元件可通过外延技术将iii-v族化合物外延层形成在基板上，并调整iiia族及va族元素的组成比例，控制吸收或发出的光线波长范围以符合不同产品所需。调整iiia族及va族元素的组成比例时，常伴随着外延层的晶格常数变化，当基板和所形成的iii-v族化合物外延层的晶格常数差异过大时，会伴随着缺陷易形成于基板和外延层的界面处，导致光电元件的吸收或发光效率降低，劣化光电特性。因此，为了得到缺陷较少的外延层，通常会采用和外延层的晶格常数匹配的基板。技术实现要素：本发明的一方面在于提供一形成半导体元件的方法，包含提供一半导体基板，外延成长一反应层于该半导体基板上，以及外延成长一缓冲层于该反应层上，其中该缓冲层与该半导体基板的晶格不匹配，且该缓冲层具有一差排密度小于1×109cm-2(1×109/cm2)。附图说明图1a～图1d为一步骤流程示意图，显示本发明第一实施例的半导体发光元件的形成方法；图2a～图2d为一步骤流程示意图，显示依本发明第二实施例的半导体发光元件的形成方法；图3为本发明第二实施例的反应层的上视图；图4为一剖视图，显示依本发明第一实施例的缓冲层的穿透式电子显微镜(transmissionelectronmicroscopy：tem)的显示影像；图5为本发明第一实施例的缓冲层的x光绕射(x-raydiffraction,xrd)图谱。符号说明10成长基板4021p型限制层101成长表面4022p型包覆层20反应层403主动层20a上表面404接触层20b粗糙表面404a上表面20c规则图形表面50金属电极202圆柱51第二电极30缓冲层d距离30a表面d直径40发光叠层h高度401第一半导体层g外延成长方向4011n型包覆层100半导体发光元件4012n型限制层200半导体发光元件402第二半导体层具体实施方式以下实施例将伴随着附图说明本发明的概念，，其中本说明书中二元半导体化合物是指具有两种元素组成的半导体化合物，例如inp；三元半导体化合物是指具有三种元素组成的半导体化合物，例如inyga1-yp，其中0<y<1；四元半导体化合物是指具有四种元素组成的半导体化合物，例如(alyga1-y)1-xinxp，其中0＜x＜1，0＜y＜1。第一方法实施例图1a～图1d是一步骤流程示意图，显示本发明第一实施例的半导体发光元件的形成方法。如图1a所示，所述的半导体发光元件的形成方法包括，提供一成长基板10并外延成长一反应层20在成长基板10上，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)，反应层20与成长基板10的晶格常数匹配(latticematch)。成长基板10的厚度至少大于100μm以支撑后续形成的结构或叠层。成长基板10的材料可包含掺杂成p型或n型的iii-v族半导体化合物材料，且实质上优选的是单晶结构，其中，iii-v族半导体化合物材料包含iiia族砷化物，例如n型砷化镓(gaas)，n型掺杂物包含硅(si)或碲(te)。在本实施例中，成长基板10包含iiia族砷化物，例如砷化镓，具有一个用于外延成长的成长表面101，成长表面101与(100)晶格面夹一角度大于等于0度以及小于等于15度。在本实施例中，反应层20外延成长在成长基板10的成长表面101上且完全覆盖成长表面101，反应层20具有一上表面20a，用以继续成长其它的外延层。反应层20的材料包含掺杂成p型或n型的iii-v族半导体材料，且包含不同于成长基板10的iii族或v族元素。本实施例中，反应层20的材料包含四元的iii-v族半导体化合物，例如(alyga1-y)1-xinxp，其中0＜x＜1，0＜y＜1；在优选的实施例中，反应层20的材料包含(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，其中反应层20为掺杂硅(si)的n型半导体，硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。由于反应层20包含铝(al)，本实施例优选地包含形成一保护层(未显示)完全覆盖反应层20的上表面20a，以避免铝(al)在后续的制作工艺中暴露于空气中氧化，其中保护层为不包含铝的iii-v族半导体化合物，例如砷化镓(gaas)。在另一实施例中，反应层20的材料包含三元的iii-v族半导体化合物，例如inxga1-xp，其中0＜x＜1，由于反应层20不含铝(al)，因此不需形成一保护层覆盖反应层20的上表面20a。反应层20的厚度介于0.1μm～10μm之间。接续如图1b所示，将如图1a所形成的结构移出外延成长的设备后，图形化反应层20的上表面20a以形成一不规则的粗糙表面20b，当上表面20a覆盖保护层时，保护层会在粗化制作工艺中完全地被去除并形成不规则的粗糙表面20b。粗化制作工艺包含湿蚀刻或干蚀刻，其中湿蚀刻制作工艺中使用的蚀刻液包含磷酸、氨水或其组合，干蚀刻包含等离子体蚀刻(plasmaetching)，例如反应性离子蚀刻(reactiveionetching,rie)，其中反应性离子蚀刻(reactiveionetching,rie)包含感应耦合等离子体离子蚀刻(icp)。接续如图1c所示，将如图1b所形成的结构置入外延成长的设备，以外延成长的方法形成一缓冲层30完全覆盖粗糙表面20b，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)。缓冲层30的晶格常数与反应层20的晶格常数不匹配，也与成长基板10的晶格常数不匹配。在本实施例中，缓冲层30的材料包含iiia族磷化物且带隙小于1.4ev的半导体，例如inp或inyga1-yp，其中0<y<1。本实施例中，缓冲层30掺杂硅(si)或碲(te)以形成n型的半导体，硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于形成缓冲层30的外延成长过程中包含多次的退火(annealing)，退火是在外延成长设备中升温到一介于高温区间的温度维持数分钟，之后降低到一介于低温区间的温度，接着马上再升温到一介于高温区间的温度维持数分钟，如此重复多次用以释放缓冲层30与反应层20之间因为晶格常数差异所产生的应力并减少缓冲层30中差排(dislocation)的密度，其中所述的高温区间介于750℃到900℃之间，低温区间介于400℃到550℃之间。接着以外延成长的方法形成一发光叠层40在缓冲层30上。发光叠层40包含一第一半导体层401、一主动层(activelayer)403、一第二半导体层402以及一接触层(contactlayer)404依序外延成长在缓冲层30的一表面30a上，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)。本实施例中，主动层403包含多重量子阱(multi-quantumwells；mqw)结构并具有多个阱层(welllayers)以及多个阻障层(barrierlayers)交叠(未显示)，第一半导体层401包含一n型包覆层(n-typecladdinglayer)4011以及一n型限制层(n-typeconfininglayer)4012，第二半导体层402包含一p型包覆层(p-typecladdinglayer)4022以及一p型限制层(p-typeconfininglayer)4021。接触层404包含半导体的材料并与第二半导体层402具有相同导电型式，例如p型。接触层404的掺杂质浓度高于第二半导体层402的掺杂质浓度用以与后续形成的金属电极50形成低电阻接触(小于10-3ω/cm2)或欧姆接触，其中接触层404的掺杂质浓度介于1019cm-3与1021cm-3。接续如图1d所示，在接触层404的上表面404a上形成一第一电极50，在成长基板10相对于反应层20的另一侧上形成一第二电极51以形成本发明第一实施例的半导体发光元件100。在另一实施例中，成长基板10可通过基板转移制作工艺置换为一接合基板并具有较原成长基板10更佳的导电率、导热率或透明度等特性以应用于不用的用途，其中成长基板于基板转移制作工艺中移除，且接合基板通过一粘着结构接合至接触层404或缓冲层30的一侧，以形成一具有粘着结构的半导体发光元件。第一结构实施例如图1d所示，本实施例公开的半导体发光元件100包含成长基板10，反应层20位于成长基板10上并具有一粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，缓冲层30位于反应层20上并完全覆盖粗化的粗糙表面20b，发光叠层40在缓冲层30的表面30a上，第一电极50位于发光叠层40的上表面404a上，第二电极51位于成长基板10相对于反应层20的另一侧上。成长基板10的厚度至少大于100μm，成长基板10的材料可包含掺杂成p型或n型的iii-v族半导体化合物材料，且实质上优选的是单晶结构，其中，iii-v族半导体化合物材料包含n型砷化镓(gaas)，n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于1nm到100nm之间；反应层20的厚度介于0.1～10μm之间；反应层20的材料包含掺杂成p型或n型的iii-v族半导体材料，且包含不同于成长基板10的iii族或v族元素。本实施例中，反应层20的材料包含四元的iii-v族半导体化合物，例如(alyga1-y)1-xinxp，其中0＜x＜1，0＜y＜1以及(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6。在另一实施例中，反应层20包含三元的iii-v族半导体化合物，例如inxga1-xp，其中0＜x＜1。反应层20为掺杂硅(si)的n型半导体，硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料包含iiia族磷化物且带隙小于1.4ev的半导体，例如inp，或inyga1-yp，其中0<y<1。本实施例中，缓冲层30掺杂硅(si)或碲(te)成n型的半导体，硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于如图4所示，本实施例中，缓冲层30的差排密度小于1×109cm-2，优选地介于1×107cm-2到1×109cm-2之间，其中差排密度计算方法，是使用穿透式电子显微镜(transmissionelectronmicroscopy：tem)计算缓冲层30沿外延成长方向g的剖面的差排密度，例如在图4的影像中选取一个面积2×2μm2的正方形区域s，计算此正方形区域s中的差排密度。如图5所示，缓冲层30的外延品质是使用x光绕射(x-raydiffraction,xrd)检测，具有一半高宽(fwhm)小于500arcsec的绕射图谱。发光叠层40包含一第一半导体层401、一主动层(activelayer)403、一第二半导体层402以及一接触层(contactlayer)404依序在缓冲层30的表面30a上，其中主动层403包含多个阱层(welllayers)以及多个阻障层(barrierlayers)交叠(未显示)，第一半导体层401包含一n型包覆层(n-typecladdinglayer)4011以及一n型限制层(n-typeconfininglayer)4012，第二半导体层402包含一p型包覆层(p-typecladdinglayer)4022以及一p型限制层(p-typeconfininglayer)4021，其中n型包覆层4011以及p型包覆层4022分别用以提供电子及空穴，n型限制层4012与p型限制层4021分别用以提升电子、空穴于主动层403中复合的机率并具有比主动层403的阻障层(barrierlayers)相等或较大的带隙或较大的厚度；接触层404在第二半导体层402上，接触层404的材料包含半导体并与第二半导体层402具有相同导电型式，例如p型。接触层404的掺杂质浓度高于第二半导体层402的掺杂质浓度用以与金属电极50形成低电阻接触(小于10-3ω/cm2)或欧姆接触，其中接触层404的掺杂质浓度介于1×1019cm-3与1×1021cm-3之间。主动层403位于第一半导体层401与第二半导体层402之间并包含一多重量子阱(multiplequantumwells)结构使电子与空穴在主动层403中彼此复合(recombination)以发光，依据主动层403的阱层(welllayers)材料，可决定发光叠层40所发出光线的峰波长(peakwavelength)。在本实例中，第一半导体层401与缓冲层30的晶格常数差异小于第一半导体层401与反应层20的晶格常数差异至少大于以及第一半导体层401与成长基板10的晶格常数差异至少大于第一半导体层401包含inp或inbal1-bas，其中0<b<1，掺杂硅(si)或碲(te)，其中硅(si)或碲(te)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间；第一半导体层401的厚度介于0.1μm与10μm之间，优选的是介于0.1μm与2μm之间。第二半导体层402与缓冲层30的晶格常数差异小于第二半导体层402与反应层20的晶格常数差异至少大于以及第二半导体层402与成长基板10的晶格常数差异至少大于第二半导体层402包含inp或inbal1-bas,0<b<1，掺杂锌(zn)、碳(c)或镁(mg)，其中锌(zn)、碳(c)或镁(mg)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间；第二半导体层402的厚度介于0.1μm与10μm之间，优选的是介于0.1μm与2μm之间。接触层404包含inxga1-xas，其中0<x<1，掺杂锌(zn)、碳(c)或镁(mg)，其中锌(zn)、碳(c)或镁(mg)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间；接触层404的厚度介于0.1μm与2μm之间。主动层403中的阱层包含(alxga1-x)yin1-yas，其中0.1<x<0.5，0.3<y<0.6；阻障层包含(alxga1-x)yin1-yas，0.4<x<0.8，0.3<y<0.6。每一个阱层的厚度介于5nm到100nm之间；每一个阻障层的厚度介于10nm到100nm之间；阻障层的带隙大于阱层的带隙。本实施例主动层403发出光波的峰波长介于1000nm与1500nm之间。第一电极50位于上表面404a上与接触层404形成一低电阻接触(小于10-3ω/cm2)或欧姆接触，其中，第一电极50是金属材料所构成，包含锗(ge)、金(au)、镍(ni)、铍(be)、铍金合金、锗金合金、锗金镍合金或其组合；第二电极51位于成长基板10相对于反应层20的另一侧上，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。第一电极50与第二电极51用以传导外部电流流经主动层403，使主动层403释放出一定峰波长的光子而使半导体发光元件100发光。以下列举根据本发明的第一方法实施例及第一结构实施例的具体实施范例一到八如下，并构成第一方法实施例及第一结构实施例的一部分：实施范例一半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例二半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例三半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例四半导体发光元件100的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例五半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例六半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例七半导体发光元件100的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例八半导体发光元件100的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，具有一不规则粗糙表面20b，其中粗糙表面20b位于反应层20与成长基板10邻接的一侧的相反侧，其中粗糙表面20b的平均粗糙度(ra)介于50nm到100nm之间，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的粗糙表面20b，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。第二方法实施例图2a～图2d为依本发明第二实施例的形成半导体发光元件200的步骤流程示意图。图2a～图2d为一步骤流程示意图，显示本发明第二实施例的半导体发光元件的形成方法。如图2a所示，所述的半导体发光元件的形成方法包括提供一成长基板10并外延成长一反应层20在成长基板10上，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)，反应层20与成长基板10的晶格常数匹配(latticematch)。成长基板10的厚度至少大于100μm以支撑后续形成的结构或叠层。成长基板10的材料可包含掺杂成p型或n型的iii-v族半导体化合物材料，且实质上优选的是单晶结构，其中，iii-v族半导体化合物材料包含n型砷化镓(gaas)，n型掺杂物包含硅(si)或碲(te)。在本实施例中，成长基板10具有一个用于外延成长的成长表面101，成长表面101与(100)晶格面夹一角度大于等于0度以及小于等于15度。在本实施例中，反应层20外延成长在成长基板10的成长表面101上且完全覆盖成长表面101，反应层20具有一上表面20a，用以继续成长其它的外延层。反应层20的材料包含掺杂成p型或n型的iii-v族半导体材料，且包含不同于成长基板10的iii族或v族元素。本实施例中，反应层20的材料包含四元的iii-v族半导体化合物，例如(alyga1-y)1-xinxp，其中0＜x＜1，0＜y＜1；在优选的实施例中，反应层20的材料包含(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，其中反应层20为掺杂硅(si)的n型半导体，硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。由于反应层20包含铝(al)，本实施例优选地包含形成一保护层(未显示)完全覆盖反应层20的上表面20a，以避免铝(al)在后续的制作工艺中暴露于空气中氧化，其中保护层为不包含铝的iii-v族半导体化合物，例如砷化镓(gaas)。在另一实施例中，反应层20的材料包含三元的iii-v族半导体化合物，例如inxga1-xp，其中0＜x＜1，由于反应层20不含铝(al)，因此不需形成一保护层覆盖反应层20的上表面20a。反应层20的厚度介于0.1μm到～10μm之间。接续如图2b所示，将如图2a所形成的结构移出外延成长的设备后，图形化反应层20的上表面20a以形成一规则图形表面20c。在本实施例中，如图3所示，规则图形表面20c例如包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d介于1μm到100μm之间，例如介于5μm到25μm之间，每个圆柱202的具有一直径d介于1μm到100μm之间，其中如图2b所示，每个圆柱202的高度h介于1nm到1000nm之间，例如介于50nm到200nm之间。本实施例中，当上表面20a覆盖保护层时，保护层会在蚀刻制作工艺中完全地被去除以露出规则图形表面20c。其中蚀刻制作工艺包含湿蚀刻或干蚀刻；湿蚀刻制作工艺中使用的蚀刻液包含磷酸、氨水或其组合；干蚀刻包含等离子体蚀刻(plasmaetching)，例如反应性离子蚀刻(reactiveionetching,rie)，其中反应性离子蚀刻(reactiveionetching,rie)包含感应耦合等离子体离子蚀刻(icp)。如图2c所示，将如图2b所形成的结构置入外延成长的设备，以外延成长的方法形成一缓冲层30完全覆盖规则图形表面20c，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)。缓冲层30的晶格常数与反应层20的晶格常数不匹配，也与成长基板10的晶格常数不匹配。在本实施例中，缓冲层30的材料包含iiia族磷化物且带隙小于1.4ev的半导体，例如inp或inyga1-yp，其中0<y<1。本实施例中，缓冲层30掺杂硅(si)或碲(te)以形成n型的半导体，硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于形成缓冲层30的外延成长过程中包含多次的退火(annealing)，退火是在外延成长设备中升温到一介于高温区间的温度维持数分钟，之后降低到一介于低温区间的温度，接着马上再升温到一介于高温区间的温度维持数分钟，如此重复多次用以释放缓冲层30与反应层20之间因为晶格常数差异所产生的应力并减少缓冲层30中差排(dislocation)的密度，其中所述的高温区间的最小值高于所述的低温区间的最大值，例如所述的高温区间介于750℃到900℃之间，低温区间介于于400℃到550℃之间。接着以外延成长的方法形成一发光叠层40在缓冲层30上。发光叠层40包含一第一半导体层401、一主动层(activelayer)403、一第二半导体层402以及一接触层(contactlayer)404依序外延成长在缓冲层30的一表面30a上，其中外延成长的方法包含但不限于有机金属化学气相沉积法(metal-organicchemicalvapordeposition,mocvd)、氢化物气相外延法(hydridevaporphaseepitaxial,hpve)或液相外延法(liquid-phaseepitaxy,lpe)。本实施例中，主动层403包含多重量子阱(multi-quantumwells；mqw)结构并具有多个阱层(welllayers)以及多个阻障层(barrierlayers)交叠(未显示)，第一半导体层401包含一n型包覆层(n-typecladdinglayer)4011以及一n型限制层(n-typeconfininglayer)4012，第二半导体层402包含一p型包覆层(p-typecladdinglayer)4022以及一p型限制层(p-typeconfininglayer)4021。接触层404包含半导体的材料并与第二半导体层402具有相同导电型式，例如p型。接触层404的掺杂质浓度高于第二半导体层402的掺杂质浓度用以与后续形成的金属电极50形成低电阻接触(小于10-3ω/cm2)或欧姆接触，其中接触层404的掺杂质浓度介于1019cm-3与1021cm-3。在另一实施例中，成长基板10可通过基板转移制作工艺置换为一接合基板并具有较原成长基板10更佳的导电率、导热率或透明度等特性以应用于不用的用途，其中成长基板在基板转移制作工艺中移除，且接合基板通过一粘着结构接合至接触层404或缓冲层30的一侧，以形成一具有粘着结构的半导体发光元件。之后，如图2d所示，在接触层404的上表面404a上形成一第一电极50，在成长基板10相对于反应层20的另一侧上形成一第二电极51，形成本发明第二实施例的半导体发光元件200。第二结构实施例如图2d所示，本实施例公开的半导体发光元件200包含成长基板10，反应层20位于成长基板10上并具有一规则图形表面20c，其中规则图形表面20c位于反应层20与成长基板10邻接的一侧的相反侧，缓冲层30位于反应层20上并完全覆盖规则图形表面20c，发光叠层40在缓冲层30的表面30a上，第一电极50位于发光叠层40的上表面404a上，第二电极51位于成长基板10相对于反应层20的另一侧上。成长基板10的厚度至少大于100μm，成长基板10的材料可包含掺杂成p型或n型的iii-v族半导体化合物材料，且实质上优选的是单晶结构，其中，iii-v族半导体化合物材料包含n型砷化镓(gaas)，n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，其中规则图形表面20c位于反应层20与成长基板10邻接的一侧的相反侧，如图3所示规则图形表面20c的上视图，规则图形表面20c例如包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d介于1μm到100μm之间，例如介于5μm到25μm之间，每个圆柱202的具有一直径d介于1μm到100μm之间，其中如图2d所示，每个圆柱202的高度h介于1nm到1000nm之间，例如介于50nm到200nm之间。反应层20的厚度介于0.1μm～10μm之间；反应层20的材料包含掺杂成p型或n型的iii-v族半导体材料，且包含不同于成长基板10的iii族或v族元素。本实施例中，反应层20的材料包含四元的iii-v族半导体化合物，例如(alyga1-y)1-xinxp，其中0＜x＜1，0＜y＜1；在优选的实施例中，反应层20的材料包含(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6。在另一实施例中，反应层20包含三元的iii-v族半导体化合物，例如inxga1-xp，其中0＜x＜1。反应层20为掺杂硅(si)的n型半导体，硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖规则图形表面20c，缓冲层30的材料包含iiia族磷化物且带隙小于1.4ev的半导体，例如inp，或inyga1-yp，其中0<y<1。本实施例中，缓冲层30掺杂硅(si)或碲(te)以形成n型的半导体，硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于本实施例中，缓冲层30包含多个差排，其中差排密度介于1×107cm-2到1×109cm-2之间，差排密度计算方法如同第一结构实施例中所述。本实施例中，使用x光绕射(x-raydiffraction,xrd)检测缓冲层30的外延品质，可获得一具有一半高宽(fwhm)小于500arcsec的绕射图谱。发光叠层40包含一第一半导体层401、一主动层(activelayer)403、一第二半导体层402以及一接触层(contactlayer)404依序在缓冲层30的表面30a上，其中主动层403包含多个阱层(welllayers)以及多个阻障层(barrierlayers)交叠(未显示)，第一半导体层401包含一n型包覆层(n-typecladdinglayer)4011以及一n型限制层(n-typeconfininglayer)4012，第二半导体层402包含一p型包覆层(p-typecladdinglayer)4022以及一p型限制层(p-typeconfininglayer)4021，其中n型包覆层4011以及p型包覆层4022分别用以提供电子及空穴，n型限制层4012与p型限制层4021分别用以提升电子、空穴于主动层403中复合的机率并具有比主动层403的阻障层(barrierlayers)相等或较大的带隙或较大的厚度；接触层404在第二半导体层402上，接触层404的材料包含半导体并与第二半导体层402具有相同导电型式，例如p型。接触层404的掺杂质浓度高于第二半导体层402的掺杂质浓度用以与金属电极50形成低电阻接触(小于10-3ω/cm2)或欧姆接触，其中接触层404的掺杂质浓度介于于1×1019cm-3与1×1021cm-3之间。主动层403位于第一半导体层401与第二半导体层402之间并包含一多重量子阱(multiplequantumwells)结构使电子与空穴在主动层403中彼此复合(recombination)以发光，依据主动层403的阱层(welllayers)材料，可决定发光叠层40所发出光线的峰波长(peakwavelength)。在本实例中，第一半导体层401的晶格常数与缓冲层30差异小于第一半导体层401与反应层20的晶格常数差异至少大于以及第一半导体层401与成长基板10的晶格常数差异至少大于第一半导体层401包含inp或inbal1-bas，其中0<b<1，掺杂硅(si)或碲(te)，其中硅(si)或碲(te)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间；第一半导体层401的厚度介于0.1μm与10μm之间，优选的是介于0.1μm与2μm之间。第二半导体层402的晶格常数与缓冲层30差异小于第二半导体层402与反应层20的晶格常数差异至少大于以及第二半导体层402与成长基板10的晶格常数差异至少大于第二半导体层402包含inp或inbal1-bas,0<b<1，掺杂锌(zn)、碳(c)或镁(mg)，其中锌(zn)、碳(c)或镁(mg)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间；第二半导体层402的厚度介于0.1μm与10μm之间，优选的是介于0.1μm与2μm之间。接触层404包含inxga1-xas，其中0<x<1，掺杂锌(zn)、碳(c)或镁(mg)，其中锌(zn)、碳(c)或镁(mg)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间；接触层404的厚度介于0.1μm与2μm之间。主动层403中的阱层包含(alxga1-x)yin1-yas，其中0.1<x<0.5，0.3<y<0.6；阻障层包含(alxga1-x)yin1-yas，0.4<x<0.8，0.3<y<0.6。每一个阱层的厚度介于5nm到100nm之间；每一个阻障层的厚度介于10nm到100nm之间；阻障层的带隙大于阱层的带隙。本实施例主动层403发出光波的峰波长介于1000nm与1500nm之间。第一电极50位于上表面404a上与接触层404形成一低电阻接触(小于10-3ω/cm2)或欧姆接触，其中，第一电极50是金属材料所构成，包含锗(ge)、金(au)、镍(ni)、锗金合金、锗金镍合金或其组合；第二电极51位于成长基板10相对于反应层20的另一侧上，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。第一电极50与第二电极51用以传导外部电流流经主动层403，使主动层403释放出一定峰波长的光子而使半导体发光元件200发光。以下列举根据第二方法实施例及第二结构实施例的具体实际范例九到十六如下，并构成第二方法实施例及第二结构实施例的一部分：实施范例九半导体发光元件200的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十半导体发光元件200的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十一半导体发光元件200的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十二半导体发光元件200的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inp，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inp，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十三半导体发光元件200的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十四半导体发光元件200的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inp，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十五半导体发光元件200的成长基板10亦为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约0.5μm，反应层20的材料为(alyga1-y)1-xinxp，其中0.4≤x≤0.6，0＜y≤0.6，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。实施范例十六半导体发光元件200的成长基板10也为支持基板，具有厚度至少大于100μm用以支撑后续形成的结构或叠层，成长基板10为n型砷化镓(gaas)，其中n型掺杂物包含硅(si)或碲(te)。反应层20位于成长基板10上，反应层20具有一规则图形表面20c包含多个圆柱202排列成一2维阵列，邻近的任两个圆柱202之间的距离d为8.36μm，每个圆柱202的具有一直径d为13.12μm，反应层20的厚度约2μm，反应层20的材料为inxga1-xp，其中0＜x＜1，反应层20为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间。缓冲层30完全覆盖粗化的规则图形表面20c，缓冲层30的材料为inyga1-yp，其中0<y<1，缓冲层30为掺杂硅(si)或碲(te)的n型半导体，其中硅(si)或碲(te)的掺杂浓度介于1×1017cm-3到1×1019cm-3之间，缓冲层30与反应层20的晶格常数差异至少大于以及缓冲层30与成长基板10的晶格常数差异至少大于第一半导体层401的材料为inbal1-bas，其中0<b<1，第一半导体层401为掺杂硅(si)的n型半导体，其中硅(si)的掺杂浓度介于5×1016cm-3到5×1018cm-3之间，第一半导体层401的厚度约0.5μm。第二半导体层402的材料为inbal1-bas，其中0<b<1，第二半导体层402为掺锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于5×1016cm-3到1×1019cm-3之间，第二半导体层402的厚度约0.5μm。接触层404包含inxga1-xas，其中0<x<1，接触层为掺杂锌(zn)的p型半导体，其中锌(zn)的掺杂浓度介于1×1019cm-3到1×1021cm-3之间，接触层404的厚度介于0.1μm与2μm之间。主动层403具有10对阱层与阻障层，其中阱层的材料为(al0.3ga0.7)0.47in0.53as，阻障层的材料为(al0.58ga0.42)0.47in0.53as，每一个阱层的厚度介于5nm到100nm之间，每一个阻障层的厚度介于10nm到100nm之间。第一电极50包含金(au)、铍(be)、铍金合金或其组合，第二电极51包含金(au)、钛(ti)、铂(pt)或其组合。需注意的是，本发明所列举的各实施例仅用以说明本发明，并非用以限制本发明的范围。任何人对本发明所作显而易见的修饰或变更皆不脱离本发明的精神与范围。不同实施例中相同或相似的构件、不同实施例中具相同标号的构件或者第一个数字随着实施例号码更改的构件皆具有相同的物理或化学特性。此外，本发明中上述的实施例所述的各构件，在适当的情况下是可互相组合或替换，而非仅限于所描述的特定实施例。在一实施例中详细描述的特定构件与其他构件的连接关系也可以应用于其他实施例中，且均落于所附上的本发明的权利要求的范畴中。当前第1页12