具有纳米孔隙的半导体元件及其制造方法
【专利摘要】本发明公开一种具有纳米孔隙的半导体元件及其制造方法。半导体元件包括一基板、一第一覆盖层形成于基板上、一第一介电层形成于第一覆盖层上、一第二覆盖层形成于第一介电层上、一第二介电层形成于第二覆盖层上、多条导线、一第三覆盖层形成于导线和第二介电层上、和多个纳米孔隙形成于相邻导线之间。其中，导线相隔地形成于基板上，并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层。纳米孔隙形成于第二介电层、或延伸至移除第二覆盖层、或延伸至第一介电层。其中，纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是纳米孔隙暴露出第一覆盖层。
【专利说明】
具有纳米孔隙的半导体元件及其制造方法
技术领域
[0001]本发明涉及一种半导体元件及其制造方法，且特别是涉及一种具有纳米孔隙 (nano-gaps)的半导体元件及其制造方法。【背景技术】
[0002]近年来半导体元件尺寸日益减小。对半导体科技来说，持续缩小半导体结构尺寸、 改善速率、增进效能、提高密度及降低每单位集成电路的成本，都是重要的发展目标。随着半导体元件尺寸的缩小，元件的电子特性也必须维持甚至是加以改善，以符合市场上对应用电子产品的要求。例如，半导体元件的各层结构与所属元件如有缺陷或损伤，会对元件的电子特性造成无法忽视的影响，因此是制造半导体元件需注意的重要问题之一。
[0003]其中一需注意的重要方面，具有优异电性表现的半导体元件其介电件也需有良好的介电性质。因此，如何发展出一种具有良好介电特性的半导体结构以提升结构的电性表现，且又能以一简化制作工艺进行结构相关制作，也是业者重要的目标之一。
【发明内容】
[0004]本发明的目的在于提供一种具有纳米孔隙半导体元件及其制造方法，该纳米孔隙可改善半导体元件的电子特性。
[0005]根据一实施例，提出一种半导体元件，包括一基板、一第一覆盖层形成于基板上、 一第一介电层形成于第一覆盖层上、一第二覆盖层形成于第一介电层上、一第二介电层形成于第二覆盖层上、多条导线、一第三覆盖层形成于导线和第二介电层上、和多个纳米孔隙 (nano-gaps)形成于相邻导线之间。其中，导线相隔地形成于基板上，并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层。纳米孔隙形成于第二介电层、或延伸至第二覆盖层、 或延伸至第一介电层。其中，该些纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是该些纳米孔隙暴露出第一覆盖层。
[0006]根据一实施例，提出一种半导体元件的制造方法，包括:提供一基板；形成一第一覆盖层于基板上；形成一第一介电层于第一覆盖层上；形成一第二覆盖层于第一介电层上；形成一第二介电层于第二覆盖层上；形成多条导线于基板上，该些导线彼此相隔并穿透第二介电层、第二覆盖层、第一介电层和第一覆盖层；形成一第三覆盖层于该些条导线和第二介电层上；和形成多个纳米孔隙于相邻该些导线之间，且纳米孔隙形成于第二介电层或延伸至第一介电层。其中，该些纳米孔隙部分地下凹于第二介电层和第一介电层至少其中一者处，或是该些纳米孔隙暴露出第一覆盖层。
[0007]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图，作详细说明如下。然而，本发明的保护范围当视后附的权利要求所界定者为准。【附图说明】
[0008]图1A至图1F-4为本发明第一实施例的半导体元件的制造方法的示意图；
[0009]图2A为本发明第二实施例图案化的一定向自组装材料沉积于第二介电层上的部分区域的示意图；
[0010]图2B为本发明第二实施例图案化的定向自组装材料自分离之后，所形成的一蚀刻掩模的示意图；
[0011]图2C为本发明第二实施例的一种图案化的定向自组装材料沉积于第三覆盖层上而进行蚀刻的示意图；
[0012]图3A至图3E为本发明第三实施例的半导体元件的制造方法的示意图；
[0013]图4-图8分别为范例1至范例5的纳米图案层的上视图。
[0014]符号说明
[0015]10:基板
[0016]111:第一覆盖层
[0017]112:第二覆盖层
[0018]112’:图案化的第二覆盖层
[0019]121:第一介电层[〇〇2〇] 121’:图案化的第一介电层
[0021]122:第二介电层
[0022]122’:图案化的第二介电层
[0023]122”:再图案化第二介电层
[0024]122a:再图案化第二介电层的上表面
[0025]120:层间介电层
[0026]120c:导电触点
[0027]13:扩散阻障层
[0028]131:氮氧化硅层
[0029]132:氮化钛层
[0030]14:金属材料层
[0031]142、342:导线
[0032]142a:导线的上表面
[0033]tl、t2:沟槽
[0034]vl:贯孔
[0035]Ml:第一金属层
[0036]M2:第二金属层
[0037]15:定向自组装材料
[0038]15’:图案化的定向自组装材料
[0039]151、151’、351、352、353、354、355:纳米图案层
[0040]151a、351a、352a、353a、354a、355a:纳米件
[0041]l62g、l63g、l64g、l65g、264g、341g、342g、343g、344g、345g:纳米孔隙
[0042]17、113:第三覆盖层
[0043]113’:图案化第三覆盖层
[0044]113h:孔洞
[0045]20:掩模
[0046]27:再覆盖层
[0047]tdl:第一介电层的厚度
[0048]td2:第二介电层的厚度
[0049]tel:第一覆盖层的厚度[〇〇5〇]te2:第二覆盖层的厚度
[0051]d2、d3、d4、d5:纳米孔隙的深度
[0052]Dp:纳米件之间的间距
[0053]W:纳米件的宽度
[0054]Ds:纳米件之间的空间距离【具体实施方式】
[0055]以下所发明的实施例内容中，配合图示以详细说明本发明所提出的一种半导体元件及其制造方法，以于半导体元件的相邻导线之间形成多个纳米孔隙(nano-gaps)。电子元件应用有如实施例所述的半导体元件，其具有可使半导体元件的导线绝缘的纳米孔隙，具有良好的电子特性，例如操作时可提升程式化速度和降低耗损功率等特性。再者，实施例提出的制造方法也简化了制造程序。
[0056]以下提出多个实施例，配合图示以详细说明本发明的相关结构和制作工艺。然而本发明并不仅限于此，本发明并非显示出所有可能的实施例。相同和/或相似元件沿用相同和/或相似元件符号。注意，未于本发明提出的其他实施态样也可能可以应用。可实施的细部结构和步骤可能有些不同，可在不脱离本发明的精神和范围内根据实际应用的需要而加以变化与修饰。再者，附图上的尺寸比例并非按照实物等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
[0057]〈第一实施例〉
[0058]图1A至图1F-4绘示根据本发明第一实施例的半导体元件的制造方法。以下提出以一镶嵌制作工艺形成一铜层为例作说明。首先，提供一基板10,具有多层介电层和覆盖层(capping layers)交替形成于其上方。如图1A所示的一叠层结构包括:一第一覆盖层(first capping layer) 111形成于基板10上方、一第一介电层121例如一低介电常数介电层(l〇w-k dielectric layer)形成于第一覆盖层111上方、一第二覆盖层(second capping layer) 112形成于第一介电层121上方、一第二介电层122例如一超低介电常数介电层(ultra low-k dielectric layer)形成于第二覆盖层112上方。一实施例中，如图1A所示的叠层结构还包括一层间介电层(ILD) 120形成于基板10上，以及一扩散阻障层 (diffus1n barrier) 13形成于第二介电层122上，其中第一覆盖层111形成于层间介电层 120上，且多个导电触点(conductive contacts) 120c形成于层间介电层中。再者，一金属材料层14 (例如以电镀方式，ECP)形成于第二介电层122上方(例如形成于扩散阻障层13 上)，以填充如图1A所示的叠层结构中的多个沟槽(trenches)如tl和t2以及贯孔(via) 如vl。一实施例中，以一铜层做为此处的金属材料层14而形成第一金属层(Ml)于沟槽tl 中，和/或第二金属层(M2)于沟槽t2中，并且第二金属层可通过贯孔vl内的铜与第一金属层电连接。一实施例中，第一金属层和第二金属层在不同步骤中形成。
[0059]—实施例中，一氮氧化硅(S1N)层131和一氮化钛(TiN)层132可做为扩散阻障层13以阻挡铜的扩散。但本发明对于扩散阻障层13的材料并不限制于此，其他适合的材料也可能可以采用，视实际应用状况而定。另外，根据通常技术对材料介电性质的分类，具有介电常数值(k)在4.5到10的一介电层(4.5〈k〈10)被归类为一具有标准介电常数值的介电层，具有介电常数值(k)小于3的一介电层(k〈3)被归类为一具有低介电常数值(low-k) 的介电层，具有介电常数值(k)小于2的一介电层(k〈2)被归类为一具有超低介电常数值 (ultra low_k，ULK)的介电层。
[0060]之后，对金属材料层14平坦化，移除扩散阻障层13,以暴露出第二(低介电常数)介电层122的上表面，如图1B所示。可利用化学机械研磨(chemical mechanical polishing/planarizat1n，CMP)进行平坦化步骤。平坦化步骤之后，形成彼此相距的多条导线(conducting lines) 142于基板10上，且各导线142穿过第二介电层122、第二覆盖层112、第一介电层121和第一覆盖层111。导线142 (如铜线)分别与导电触点120c电连接。
[0061]之后，对至少一层介电层进行图案化步骤，以形成多个纳米孔隙(nano-gaps)于相邻导线142之间。根据实施例，可采用一定向自组装(directed self assembly，DSA)材料(即，具有定向自组装性质)，之后再对定向自组装材料进行自分离，以形成可用来对一或多层介电层进行蚀刻的一蚀刻掩模。
[0062]如图1C所示，一定向自组装材料15全面地沉积于第二(低介电常数)介电层122 和导线142的上方。如图1D所示，定向自组装材料15通过一自分离处理(self separat1n treatment)，例如通过退火/加热处理而达到自分离，并移除其中一成分的所占区域，而形成一纳米图案层(a nano-patterning layer) 151。另一实施例中，定向自组装材料15下方与导线142之间可能还具有硬质掩模(hardmask，HM)，例如是底部抗反射涂层(bottom ant1-reflective coating，BARC);材料例如是富含娃的 BARC 硬质掩模(silicon-rich ant1-reflective hardmask，Si BARC)或其他适合的材料。
[0063]—实施例中，定向自组装材料15例如是包括成分A和B的一共聚高分子 (copolymer)且具有自分离的性质。在定向自组装材料15自分离后，可移除成分A或成分B所在的区域。有特殊图案的纳米图案层151可做为蚀刻掩模，后续一或多层介电层根据此蚀刻掩模来进行图案化步骤。一实施例中，纳米图案层151可包括多个纳米件 (nano-components) 151a，如图1D所示。其中纳米件151a的形状视待形成的纳米孔隙的形状而定，可依实际应用需求的纳米孔隙形状作相应的调整与变化。
[0064]之后，将纳米图案层151的图案转移至介电层，以形成于相邻导线142之间形成多个纳米孔隙(nano-gaps)。第一实施例中，一或多层介电层可根据纳米图案层151做为蚀刻掩模来进行蚀刻。例如，可对第二介电层122未被纳米图案层151遮住的部分进行蚀刻。 根据实施例，纳米孔隙可以形成于第二介电层122中或至第二覆盖层112内、或延伸至第一覆盖层111。其中四种具不同深度的纳米孔隙162g、163g、164g和165g的态样分别绘制于图1E-1、图1E-2、图1E-3、图1E-4中。注意本发明并不限制于该些图示中的纳米孔隙的样〇
[0065]在形成纳米孔隙(162g、163g、164g或165g)后，形成一第三覆盖层17于导线142、 图案化的第二介电层122’和纳米孔隙上，分别如图1F-1、图1F-2、图1F-3、图1F-4所示。根据第一实施例，第三覆盖层17直接接触图案化的第二介电层122’和导线142,且纳米孔隙(162g、163g、164g或165g)自第三覆盖层17向下方的层作延伸。
[0066]请参照图1F-1，纳米孔隙162g自第三覆盖层17的一表面(如底表面)向下延伸， 并移除第二覆盖层112而露出第一介电层121，因而形成图案化的第二介电层122’和图案化的第二覆盖层112’。纳米孔隙162g例如是暴露了第一介电层121的上表面。纳米孔隙 162g的底表面低于图案化的第二覆盖层112’的底表面。再者，纳米孔隙162g的一深度d2 大于第二介电层122的厚度td2。
[0067]请参照图1F-2,纳米孔隙163g自第三覆盖层17的一表面(如底表面)向下延伸至第二介电层122,因而形成图案化的第二介电层122’。纳米孔隙163g通过移除了一部分的第二介电层122而部分的打开了第二介电层122。纳米孔隙163g的一深度d3小于第二介电层122的厚度td2。
[0068]请参照图1F-3,纳米孔隙164g自第三覆盖层17的一表面(如底表面)向下延伸至第一介电层121，穿过第二介电层122、第二覆盖层112和移除部分的第一介电层121，因而形成图案化的第二介电层122’、图案化的第二覆盖层112’和图案化的第一介电层121’。 纳米孔隙164g露出第一介电层121。纳米孔隙164g的底表面低于图案化的第二覆盖层 112’的底表面。再者，纳米孔隙164g的一深度d4大于第二介电层122的厚度td2和第二覆盖层112的厚度的总和，但小于第二介电层122的厚度t d2和第二覆盖层112的厚度 U和第一介电层121的厚度t dl的总和。
[0069]请参照图1F-4,纳米孔隙165g自第三覆盖层17的一表面(如底表面)向下延伸， 并暴露出第一覆盖层111 (例如第一覆盖层111的上表面)，其穿过第二介电层122、第二覆盖层112和第一介电层121，因而形成图案化的第二介电层122’、图案化的第二覆盖层112’ 和图案化的第一介电层121’。纳米孔隙165g的底表面低于图案化的第二覆盖层112’的底表面。再者，纳米孔隙165g的一深度d5实质上等于第二介电层122的厚度td2和第二覆盖层112的厚度和第一介电层121的厚度t dl的总和。
[0070]根据实施例，具有纳米孔隙162g、163g、164g或165g的半导体元件作用为气隙绝缘物具有良好的电子特性，例如操作时的高程式化速度和低耗损功率等特性。再者，实施例提出的制造方法也有利于实际应用时欲形成不同深度的纳米孔隙(如162g、163g、 164g或165g)图案的制作工艺。再者，实施例中可通过形成一定向自组装(DSA)材料和进行DSA自分离等步骤(如图1C和图1D所示)，一实施例中纳米图案层151的纳米件 (nano-components) 151a之间的间距(pitch，Dp)、和/或纳米件151a的宽度(W)、和/或纳米件151a之间的空间(Ds)可降低至不超过10nm，例如9nm。因此，本发明的实施例十分适合应用于小型和超小型电子元件的制作。
[0071]〈第二实施例〉
[0072]第二实施例的半导体元件的制造方法类似第一实施例的半导体元件的制造方法， 除了用来对一或多层介电层进行蚀刻的蚀刻掩模的图案不同。图2A绘示根据本发明第二实施例图案化的定向自组装材料沉积于第二介电层上的部分区域的示意图。图2B绘示根据本发明第二实施例图案化的定向自组装材料自分离之后，所形成的一蚀刻掩模的示意图。也请参照第一实施例中图1A至图1F-4及其相关说明，相同内容在此不再赘述。
[0073]第一实施例中，一定向自组装材料全面地沉积(没有使用一掩模)于低介电的第二介电层上方和金属层(如Ml)上方，如图1C所示。第二实施例中，在沉积一定向自组装材料后，可选择性地使用额外的一掩模20进行图案化。如图2A所示，通过掩模20而形成图案化的定向自组装材料15’(即，没有定向自组装材料形成于导线142上方)。在图案化的定向自组装材料15’自分离之后，如图2B所示的具有特殊图案的纳米图案层151’作为一蚀刻掩模，且后续制作工艺中根据纳米图案层151’(例如包括多个纳米件151a)来对一或多层介电层进行蚀刻。
[0074]另外，第二实施例中也可于导线142上方形成一第三覆盖层后，再如图2A、图2B所示形成图案化的定向自组装材料15’于第三覆盖层上。如图2C所示，其绘示根据本发明第二实施例的一种图案化的定向自组装材料沉积于第三覆盖层上而进行蚀刻的示意图。形成于第三覆盖层上的图案化的定向自组装材料15’作为一蚀刻掩模，并于后续制作工艺中根据纳米图案层151’(例如包括多个纳米件151a)来对下方的第三覆盖层及一或多层介电层进行蚀刻，而形成一图案化第三覆盖层113’堆叠于图案化第二介电层122’上。
[0075]〈第三实施例〉
[0076]图3A至图3E绘示根据本发明第三实施例的半导体元件的制造方法。第三实施例的半导体元件的制造方法类似第一实施例的半导体元件的制造方法，除了形成第三覆盖层的步骤不同。第一实施例中，第三覆盖层17在图案化介电层之后形成，例如是在定向自组装材料的形成、自分离步骤和图案转移至介电层等步骤后才进行。第三实施例中，一第三覆盖层113是在介电层图案化的步骤前即形成，例如是在定向自组装材料的形成和自分离步骤之前形成。
[0077]首先，提供如图1B所示的一叠层结构，之后形成一第三覆盖层113于叠层结构上。 如图3A所示，叠层结构包括一基板10、一层间介电层(ILD) 120形成于基板10上、多个导电触点120c形成于层间介电层120中、一第一覆盖层(first capping layer) 111形成于基板10上方、一第一介电层121例如一低介电常数介电层(low-k dielectric layer)形成于第一覆盖层111上方、一第二覆盖层(second capping layer)112形成于第一介电层121 上方、一第二介电层122例如一超低介电常数介电层(ultra low-k dielectric layer)形成于第二覆盖层112上方、以及多条导线142(例如沉积一金属材料14之后以CMP平坦化而形成)相距地形成于基板10上方并分别连接导电触点120c。之后，一第三覆盖层113形成于第二介电层122和导线142上方。
[0078]之后，一定向自组装材料(DSA material)系沉积于(例如是全面沉积、或是使用一蒸镀掩模作部分沉积)第三覆盖层113上方，之后进行定向自组装材料的自分离。以退火/热处理进行定向自组装材料的自分离之后(例如移除定向自组装材料的共聚物中的成分A或B之后)，形成具有纳米件151a的纳米图案层151于第三覆盖层113上，如图3B所示。相关元件的细节已于第一实施例说明，在此不再赘述。
[0079]之后，对至少一层介电层进行图案化步骤，以在相邻导线142之间形成多个纳米孔隙。如图3C所示，根据纳米图案层151对第三覆盖层113和第二介电层122进行蚀刻， 因而形成一图案化第二介电层122’和一图案化第三覆盖层113’堆叠于图案化第二介电层 122’上。然后，再进一步对图案化第二介电层122’、第二覆盖层112和第一介电层121进行蚀刻，因而形成一再图案化第二介电层122”、一图案化第二覆盖层112’和一图案化介电层121’，如图3D所示。蚀刻期间，图案化第三覆盖层113’可能会被一并地吃蚀耗尽。
[0080]图3D中，再图案化第二介电层122”的上表面122a和纳米孔隙264g的开口处低于导线142的上表面。再者，图3C中的图案化第三覆盖层113’包括一孔洞113h图案(例如具有穿透第三覆盖层的多个穿孔)，且孔洞113h对应后续形成纳米孔隙264g的位置(图 3D) 〇
[0081]注意的是，本发明并不限制于如图3D所示的介电层的构型，纳米孔隙可以根据实际应用时欲形成的深度(如图1E-1至图1E-4所示的深度d2-d5)，在纳米图案层151图案转移时作制作工艺上的适当调整，例如调整定向自组装材料的厚度、蚀刻条件(如蚀刻速率、待蚀刻的介电层的材料)等等。
[0082]之后，形成一再覆盖层27于如图3D所示的具有多个纳米孔隙264g的结构的上方，因而产生可使导线142 (如铜线)之间绝缘的气隙。如图3E所示，再覆盖层27形成于再图案化第二介电层122”和导线142上。根据第三实施例，再覆盖层27直接接触导线142 的上表面，且纳米孔隙的开口端与该第三覆盖层的一底面相隔开来，且再图案化第二介电层122”的上表面和纳米孔隙的开口端与再覆盖层27的一底面相隔开来。注意的是，由于之前的第三覆盖层113/图案化第三覆盖层113’至此已不存在，而图3E中的结构包括了第一覆盖层111、图案化第二覆盖层112’和再覆盖层27,因此再覆盖层27可视为目前图3E 结构(或最终半导体元件结构)的一“第三”覆盖层。
[0083]第三实施例所制作的结构不同于第一、二实施例所制作的结构。请参照图1F-1和图3E。第一、二实施例中，图案化第二介电层122’和导线142的上表面位于相同平面，如图1F-1所示。第三实施例中，再图案化第二介电层122”的上表面低于导线142的上表面 142a，且再覆盖层27跨架在导线142上和位于纳米孔隙264g与再图案化第二介电层122” 的上方。
[0084]〈相分离之后其中几种可能的纳米图案层的图案〉
[0085]在定向自组装材料完成自分离之后(例如以退火/热处理造成不同高分子A和B 的相分离，和移除成分A或B)，有几种纳米图案层的纳米件的图案(自元件的上视角度)可能产生，以做为后续对介电层进行图案化的蚀刻掩模。例如以范例1至5作说明。
[0086]图4-图8分别绘示范例1至范例5的纳米图案层的上视图。根据实施例，纳米孔隙(如3418、3428、3438、3448和3458)彼此相距，且对应地邻接于纳米图案层(如351、 352、353、354和355)的纳米件(如351&、3523、3533、354&和3553)。纳米孔隙可以规则地或无规则地在相邻导线142之间的空间中延伸。
[0087]在DSA完成自分离后，如范例1和2中所示，形成具不规则线段(即纳米件351a和 352a的上视图)的纳米图案层351和352。纳米孔隙341g和342g和纳米件351a和352a 一样，也无规则地在相邻导线342之间的空间中延伸，如图4和图5所示。再者，如范例2 所示(图5)，纳米件352a形成的线条也在相邻导线342之间的空间延伸。
[0088]如范例3和4中所示，在DSA完成自分离后形成具规则线段(即纳米件353a和 354a的上视图)的纳米图案层353和354。如图6所示，纳米孔隙343g和纳米图案层353 的纳米件353a—样，也规则地在相邻导线342之间的空间中延伸；其中纳米孔隙343g的延伸方向非平行于该些导线342的延伸方向(如y-方向)。如图7所示，纳米孔隙344g的延伸方向垂直于该些导线342的延伸方向(如y-方向)。
[0089]虽然范例1-4中显示线条状的纳米孔隙，但本发明并不以此为限。在其他可应用的实施例中，纳米孔隙也可能具有其他形状，例如具有圆形、长方形、正方形、椭圆形或其他形状的截面，视制造条件或实际应用所需而定。如图8所示，范例5的纳米孔隙345g散布于导线342之间，且纳米孔隙345g具有圆形的截面。
[0090]根据上述，电子元件应用有如实施例所述的具纳米孔隙的半导体元件，可改善其电子特性，因而达到操作时更高的程式化速度和降低耗损功率。再者，实施例提出的制造方法提供了简单制作工艺就能形成不同深度的纳米孔隙以符合实际应用的需求。再者，纳米孔隙的尺寸和间距根据纳米图案层的纳米件的尺寸和间距而定。根据实施例的制造方法， 纳米图案层的纳米件的间距(pitch，Dp)、和/或纳米件的宽度(W)、和/或纳米件之间的空间(Ds)可降低至不超过10nm(例如约9nm)。因此，本发明的实施例十分适合应用于小型和超小型电子元件的制作。
[0091]其他实施例，例如不同构型的纳米孔隙图案、纳米图案层的纳米件和导线等，也可应用，并可视应用时半导体元件的实际状况与需求而作适当改变。因此，如图1F-1、图 1F-2、图1F-3、图1F-4、图3E、图4-图7所示的结构仅作说明之用，并非用以限制本发明欲保护的范围。另外，相关技术者当知，实施例中构成元素的形状和位置并不限于图示所绘， 而是可根据实际应用时的需求和/或制造步骤作相应调整。
[0092]虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种半导体元件，包括:基板；第一覆盖层，形成于该基板上；第一介电层，形成于该第一覆盖层上；第二覆盖层，形成于该第一介电层上；第二介电层，形成于该第二覆盖层上；多条导线，相隔地形成于该基板上并穿透该第二介电层、该第二覆盖层、该第一介电层 和该第一覆盖层；第三覆盖层，形成于该些条导线和该第二介电层上；以及多个纳米孔隙，形成于相邻该些导线之间，且该些纳米孔隙形成于该第二介电层、或延 伸至移除该第二覆盖层、或延伸至该第一介电层，其中，该些纳米孔隙部分地下凹于该第二介电层和该第一介电层至少其中一者处，或 是该些纳米孔隙暴露出该第一覆盖层。2.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度小于该第二介电层的一厚度。3.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度大于该第二介电层的一厚度。4.如权利要求1所述的半导体元件，其中该些纳米孔隙的一深度等于或大于该第二介 电层的厚度和该第二覆盖层的厚度的总和。5.如权利要求1所述的半导体元件，其中该些纳米孔隙穿过该第二介电层和该第二覆 盖层，且部分地移除该第一介电层。6.如权利要求1所述的半导体元件，其中该些纳米孔隙的底表面低于该第二覆盖层的一底表面。7.如权利要求1所述的半导体元件，其中该些纳米孔隙暴露出该第一覆盖层的一上表面。8.如权利要求1所述的半导体元件，其中该第三覆盖层直接接触该第二介电层和该些 导线，且该些纳米孔隙自该第三覆盖层的一底表面向下延伸。9.如权利要求1所述的半导体元件，其中该第三覆盖层包括多个孔洞的一图案，且该 些孔洞对应地位于该些纳米孔隙。10.如权利要求1所述的半导体元件，其中该第二介电层的上表面和该些纳米孔隙的 开口端低于该些导线的上表面。11.如权利要求1所述的半导体元件，其中该第三覆盖层直接接触该些导线，且该些纳 米孔隙的开口端与该第三覆盖层的一底表面相隔开来。12.如权利要求11所述的半导体元件，其中该些纳米孔隙彼此相距，且该些纳米孔隙 无规则地于相邻该些导线之间的空间中延伸。13.如权利要求11所述的半导体元件，其中该些纳米孔隙彼此相距，且该些纳米孔隙 规则地于相邻该些导线之间的空间中延伸，其中该些纳米孔隙的延伸方向非平行于该些导 线的延伸方向。14.如权利要求11所述的半导体元件，其中该些纳米孔隙彼此相距，且该些纳米孔隙规则地于相邻该些导线之间的空间中延伸，其中该些纳米孔隙的延伸方向垂直于该些导线 的延伸方向。15.如权利要求11所述的半导体元件，其中该些纳米孔隙散布于该些导线之间，且该 些纳米孔隙具有圆形、长方形、正方形或椭圆形的截面。16.如权利要求1所述的半导体元件，其中该些纳米孔隙彼此相距，且该些纳米孔隙的 一宽度或一间距、或是相邻该些纳米孔隙的一空间不超过l〇nm。17.—种半导体元件的制造方法，包括:提供一基板；形成一第一覆盖层于该基板上；形成一第一介电层于该第一覆盖层上；形成一第二覆盖层于该第一介电层上；形成一第二介电层于该第二覆盖层上；形成多条导线于该基板上，该些导线彼此相隔并穿透该第二介电层、该第二覆盖层、该 第一介电层和该第一覆盖层；形成一第三覆盖层于该些条导线和该第二介电层上；和形成多个纳米孔隙于相邻该些导线之间，且该些纳米孔隙形成于该第二介电层或延伸 至该第一介电层，其中，该些纳米孔隙部分地下凹于该第二介电层和该第一介电层至少其中一者处，或 是该些纳米孔隙暴露出该第一覆盖层。18.如权利要求17所述的制造方法，其中以一纳米图案层做为进行蚀刻程序的一掩模 以形成该些纳米孔隙，其中该纳米图案层的行程包括:形成一定向自组装材料，以在退火后可产生相分离，因而形成包括第一区域和第二区 域的两种个别区域；移除该些第一区域和该些第二区域其中一种，而留下的该些第一区域和该些第二区域 其中另一种区域则形成该纳米图案层。19.如权利要求18所述的制造方法，其中该定向自组装材料形成于该第二介电层上。20.如权利要求18所述的制造方法，其中该定向自组装材料形成于该第三覆盖层上。
【文档编号】H01L21/768GK106033754SQ201510106223
【公开日】2016年10月19日
【申请日】2015年3月11日
【发明人】童宇诚
【申请人】联华电子股份有限公司