一种空气侧墙结构的垂直纳米线器件的集成方法
【专利摘要】本发明提供一种空气侧墙结构的垂直纳米线器件的集成方法，该方法结合刻蚀通孔、外延沟道材料的集成，制备了上有源区空气侧墙结构。与传统的二氧化硅或氮化硅侧墙结构相比，由于空气的相对介电常数为1，可以极大地减小栅极与上有源区之间的寄生电容，且将上有源区作为器件的漏端，优化漏端的寄生电容，能极大地改善器件的频率特性；同时本发明将下有源延伸区重掺杂，作为器件的源端，能减小源端电阻，减少器件开态电流的退化，而上有源延伸区是由沟道一侧轻掺杂过渡到上有源区一侧的重掺杂，可以减小漏端电场对沟道区的穿透，同时又维持了较低的漏端电阻。本发明与传统集成电路制造技术相兼容，工艺简单、成本代价小。
【专利说明】
一种空气侧墙结构的垂直纳米线器件的集成方法
技术领域
[0001]本发明属于超大规模集成电路制造技术领域，涉及一种空气侧墙结构的垂直纳米线器件的集成方法。
【背景技术】
[0002]当半导体器件进入22nm技术代后，以鳍式场效应晶体管(FinFET)为代表的水平沟道三维多栅器件(Mult1-gate MOSFET，MuGFET)，以出众的抑制短沟效应能力、高集成密度、与传统CMOS工艺兼容等优点，成为半导体器件的主流。但是，在向更小尺寸技术节点迈进时，又面临接触孔的间距难以缩小(限制了集成密度的提高)、复杂形貌上的栅刻蚀等挑战。
[0003]垂直沟道围栅器件因其具有更高的集成密度、非对称源漏结构、相同技术代下更宽松的侧墙长度区间等优势，而备受关注。目前，业界报道的垂直纳米线器件的集成方案主要是B.Yang等提出的基于刻蚀形成沟道的方法[B.Yang et al.，EDL，2008,29(7):791-794]:在体硅衬底上通过刻蚀形成了直径20nm，高宽比大于50:1的垂直沟道，并通过注入形成器件的源漏，使用传统氧化硅介质和多晶硅栅电极。
[0004]但是，垂直沟道纳米线器件的性能和制备方案还存在如下问题:
[0005]随着垂直纳米线器件的尺寸缩小，源漏寄生电阻、寄生电容在总电阻中的比例急剧增加，寄生电阻中尤以源端电阻对开态电流的影响为大，而漏端的寄生电容由于密勒效应会被放大数倍，极大地影响器件的高频特性；
[0006]通过刻蚀的方法形成更小直径且大高宽比的垂直沟道，其本身对刻蚀工艺提出很大挑战，且刻蚀形成的沟道截面形貌难以控制，造成器件特性一致性的退化，刻蚀造成的沟道损伤，引起器件性能的进一步退化；
[0007]该方法形成的器件上有源区为刻蚀形成的垂直纳米线的一部分，其截面积随器件尺寸缩小而缩小，因此通过注入的方法在该区域难以进行重掺杂，且器件间该区域的杂质浓度涨落随器件尺寸缩小而增加；
[0008]因此，业界急需一种实现小尺寸、高性能、频率特性优异的垂直沟道纳米线晶体管的集成方法。
【发明内容】
[0009]针对以上问题，本发明提供一种空气侧墙结构垂直纳米线器件集成方法，以改善现有的公知技术。包括如下步骤:
[0010]A.提供一半导体衬底，实现器件隔离；
[0011]B.形成重掺杂的“下有源区”；
[0012]C.淀积假栅叠层；
[0013]具体实现步骤如下:
[0014]Cl.淀积一层介质作“SDE掩膜层I”，其厚度定义了器件的下有源区侧墙的宽度；
[0015]C2.淀积一层介质作“假栅层”，其厚度定义了器件的沟道长度Lg;
[0016]C3.淀积一层介质作“SDE掩膜层2”，其厚度定义了器件的上有源区侧墙的宽度；
[0017]其中，SDE掩膜层1、SDE掩膜层2、假栅层三者材料相异。并且要求假栅层材料对SDE掩膜层I和SDE掩膜层2的各向同性刻蚀选择比均大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层时不损伤SDE掩膜层I与SDE掩膜层2;
[0018]D.通过刻蚀通孔、外延沟道形成垂直沟道结构；
[0019]具体实现步骤如下:
[0020]Dl.通过光刻定义沟道截面的形状、大小；
[0021]D2.通过各向异性刻蚀形成沟道窗口，窗口底部露出器件的重掺杂下有源区，去胶；
[0022]D3.通过原位重掺杂的图形化外延技术在窗口内形成器件的下有源延伸区，下有源延伸区的厚度不超过SDE掩膜层I的厚度；
[0023]D4.通过图形化外延技术形成器件的沟道，沟道窗口内被沟道材料填满；
[0024]D5.通过化学机械抛光去除淀积超出SDE掩膜层2上表面的沟道材料，实现平坦化；
[0025]D6.通过对沟道上端进行离子注入，形成从上至下浓度由高变低的掺杂分布，离子注入的结深不超过SDE掩膜层2的厚度，至此形成器件的上有源延伸区；
[0026]其中，图形化外延形成的器件的下有源延伸区和沟道，其材料可与下有源区材料相同(如在重掺杂的Si下有源区上外延形成Si下有源延伸区和Si沟道)，也可与下有源区材料不同(如在N+重掺杂的GeSi下有源区上外延形成Si下有源延伸区和Si沟道，在P+重掺杂的GeSi下有源区上外延形成Ge下有源延伸区和Ge沟道)；下有源延伸区必须原位重掺杂进行外延生长，而沟道进行外延生长时可以不掺杂，也可以掺杂；
[0027]E.通过淀积、刻蚀形成器件的重掺杂“上有源区”；
[0028]具体实现步骤如下:
[0029]El.淀积一层有源材料；
[0030]E2.通过离子注入技术对有源材料进行重掺杂；
[0031]E3.通过光刻技术定义上有源区窗口；
[0032]E4.通过各向异性刻蚀至SDE掩膜层2的上表面，形成上有源区，去胶；
[0033]E5.通过退火工艺激活源漏杂质；
[0034]F.去除假栅，淀积HK、MG并形成栅电极；
[0035]具体实现步骤如下:
[0036]Fl.淀积一层介质作顶部掩膜层；
[0037]F2.通过光刻定义栅电极；
[0038]F3.通过各向异性刻蚀，露出SDE掩膜层I的上表面，去胶；
[0039]F4.通过各向同性刻蚀，去除整个假栅层；
[0040]F5.依次淀积高K介质(High-K，HK)和金属栅(Metal-Gate，MG)材料；
[0041 ] F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出SDE掩膜层I的上表面；
[0042]其中，F1中所述顶部掩膜层材料与SDE掩膜层2相同，要求顶部掩膜层和SDE掩膜层2对SDE掩膜层I和HK、MG叠层的各向同性刻蚀选择比大于5:1，以保证在GI中通过各向同性刻蚀去除顶部掩膜层与SDE掩膜层2时不损伤SDE掩膜层I和HK、MG叠层;Fl中所述顶部掩膜层厚度应足够厚，以保证F6中通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出SDE掩膜层I的上表面后，在器件的上有源区上该顶部掩膜层仍有剩余；
[0043]G.去除SDE掩膜层2和顶部掩膜层，形成上有源区空气侧墙；
[0044]具体实现步骤如下:
[0045]Gl.通过各向同性刻蚀，去除整个SDE掩膜层2和顶部掩膜层；
[0046]G2.通过各向异性淀积一层层间介质，上有源区空气侧墙形成；
[0047]G3.对层间介质进行化学机械平坦化；
[0048]H.形成器件各端的金属接触；
[0049]具体实现步骤如下:
[0050]Hl.通过光刻、各向异性刻蚀形成器件各端的接触孔，去胶；
[0051 ] H2.在各接触孔中填充金属Metal O;
[0052]H3.通过对金属Metal O进行化学机械平坦化，实现器件之间的导电层分离，达到器件隔
[0053]离的效果；
[0054]1.后续按已公开的后端工艺完成器件集成。
[0055]进一步地，本发明中所述结构参数(如“上有源区”、“上有源扩展区”和“下有源区”、“下有源扩展区”的厚度及掺杂浓度，“SDE掩膜层I”、“SDE掩膜层2”、“假栅层”的厚度，HK、MG的材料及厚度等)皆根据具体器件性能要求设定；
[0056]进一步地，A中所述半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，GOI衬底，化合物半导体衬底等；
[0057]进一步地，A中所述隔离，对于体衬底(体硅、体锗等)，可使用阱隔离加浅槽隔离(ShallowTrench Isolat1n,STI);对于S01、G0I等衬底，可仅使用浅槽隔离；
[0058]进一步地，B中所述下有源区可通过注入形成，也可通过图形化的原位掺杂外延形成；
[0059]进一步地，B、E中所述“上有源区”应作为器件的漏端，“下有源区”应作为器件的源端，原因如下:第一，漏端是输出端，构建电路时漏端位于上侧可以减少互联布线的复杂性；第二，下有源延伸区为重掺杂，作为源端可以减小源端电阻，减少开态电流的退化，而上有源延伸区由沟道一侧较轻的掺杂过渡到上有源区一侧的重掺杂，将其作为漏端可以减小漏端电场对沟道区的影响，同时又保证了漏端电阻较小;第三，漏端的寄生电容由于密勒效应会被放大，相比源端的寄生电容更需要优化，因此采用空气侧墙结构可以大幅度降低栅极与漏极之间的寄生电容，改善器件的频率特性；
[0060]进一步地，C、E、F、G和H中所述非金属材料的各向同性淀积方法采用低压化学气相淀积(Low Pressure Chemical Vapor Deposit1n，LPCVD)、原子层淀积(Atomic LayerDeposit1n，ALD)中的一种，各向异性淀积方法采用等离子体增强化学气相淀积(PlasmaEnhanced Chemical Vapor Deposit1n，PECVD)、电感親合等离子体增强化学气相淀积(Inductively Coupled Plasma Enhance Chemical Vapor Deposit1n，ICPECVD)中的一种，未指明用淀积为各向同性还是各向异性时，任选一种即可；
[0061 ] 进一步地，E中退火方式采用快速热退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、闪耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一种；
[0062 ]进一步地，F中所述HK、GM材料，要求HK介质与沟道之间、MG与HK之间具有良好的界面特性、良好的热稳定性和化学稳定性，淀积方法优选保形性好的原子层淀积(AtomicLayer Deposit1n,ALD)；
[0063]进一步地，D、E、F、G和H中各向异性刻蚀采用如反应离子刻蚀(Reactive 1nEtching，RIE)或电感親合等离子体(Inductively Coupled Plasma，ICP)等；
[0064]进一步地，H中所述作为导电层的填充金属Metal O，要求具备低的电阻率以及通孔填充能力，可选择W、Cu等；
[0065]进一步地，H中填充金属采用蒸发、派射、电镀和化学气相淀积(Chemical VaporDeposit1n,CVD)中的一种。
[0066]本发明的优点和积极效果如下:
[0067]I)本发明提出的上有源区空气侧墙结构与传统的二氧化硅或氮化硅侧墙结构相比，由于空气的相对介电常数为I，可以极大地减小栅极与上有源区之间的寄生电容，由于本发明将上有源区作为器件的漏端，而优化漏端的寄生电容能极大地改善器件的频率特性；
[0068]2)本发明将下有源延伸区重掺杂，作为器件的源端，能减小源端电阻，减少器件开态电流的退化，而上有源延伸区是由沟道一侧轻掺杂过渡到上有源区一侧的重掺杂，将其作为漏端可以减小漏端电场对沟道区的穿透，同时又维持了较低的漏端电阻；
[0069]3)与现有的通过刻蚀形成垂直纳米线沟道的方法相比，本发明提出的刻蚀通孔、外延沟道材料的集成方法，能精确地控制器件沟道的长度、截面积大小和形貌，避免了现有方法中沟道形成过程中的刻蚀损伤，提高了器件的性能；
[0070]4)本发明能够灵活实现多种材料沟道或源漏的混合集成，这是现有的通过刻蚀形成垂直纳米线沟道的方法难以做到的；
[0071]5)本发明提出的侧壁替代栅(后栅工艺)方案，解决了现有通过刻蚀形成垂直纳米线沟道的方法中难以实现替代栅的问题，提高了器件特性。
【附图说明】
[0072]图1-14为SOI衬底上制备空气侧墙结构垂直纳米线NM0SFET的各关节工艺的示意图。各图中，(a)为俯视图，(b)为(a)中沿A-A’的剖面图。
[0073]其中:
[0074]图1在SOI衬底上形成器件的隔离；
[0075]图2对器件的下有源区进行N型重掺杂；
[0076]图3依次淀积SDE掩膜层1、假栅材料、SDE掩膜层2;
[0077]图4光刻、刻蚀形成器件的沟道窗口；
[0078]图5外延N型重掺杂单晶硅，形成器件的下有源延伸区；
[0079]图6外延轻掺杂P型单晶硅，作为器件的沟道，平坦化；
[0080]图7对沟道上端进行N型离子注入，形成高斯掺杂分布，作为器件的上有源延伸区；
[0081]图8形成N型重掺杂上的有源区；
[0082]图9淀积顶部掩膜层，光刻定义栅极区域，刻蚀至SDE掩膜层2上表面；
[0083]图10各向同性刻蚀假栅层；
[0084]图11淀积HK、MG叠层并形成栅电极；
[0085]图12各向同性刻蚀SDE掩膜层2和顶部掩膜层；
[0086]图13各向异性淀积层间介质，实现平坦化；
[0087]图14刻蚀接触孔，并填充金属，平坦化；
[0088]图15为图1?图14的图例。
【具体实施方式】
[0089]下面结合附图和具体实例对本发明进行详细说明。
[0090]根据下列步骤可以实现SOI衬底上空气侧墙结构垂直纳米线NM0SFET:
[0091]I)在(10)P型轻掺杂SOI衬底上将利用HNA溶液将顶层硅膜减薄至20nm，通过光刻、RIE刻蚀定义器件的下有源区，去胶，如图1所示；
[0092]2)进行As+注入掺杂形成器件的下有源区(作器件的源端)，注入能量lOKeV，注入剂量 5E15cnf2;
[0093]3)LPCVD S12 40nm，通过化学机械抛光进行表面平坦化，露出重掺杂下有源区的上表面，形成STI，如图2所示；
[0094]4)通过ALD依次淀积1nm Si02(作SDE掩膜层I，其厚度定义了器件的下有源区侧墙的宽度为10nm)、14nm Si3N4(作假栅层，其厚度定义了器件的沟道长度Lg= 14nm)、1nmSiC(作SDE掩膜层2，其厚度定义了器件的上有源区侧墙的宽度为10nm)，如图3所示；
[0095]5)通过光刻、ICP刻蚀形成器件沟道窗口(窗口为直径15nm的圆柱体，窗口底部露出器件的重掺杂下有源区)，去胶，如图4所示；
[0096]6)在沟道窗口内，通过原位As+掺杂外延1nm单晶硅，形成重掺杂的器件下有源延伸区，如图5所示；
[0097]7)在沟道窗口内，通过原位B+掺杂外延30nm单晶硅，沟道窗口内被沟道材料填满，通过化学机械抛光去除淀积超出SDE掩膜层2上表面的P型单晶硅，实现平坦化，如图6所示；
[0098]8)通过对沟道上端进行As+离子注入，注入能量5KeV，注入剂量5E14cm—2，形成峰值位于沟道上端的高斯掺杂分布，离子注入的结深为10nm，至此形成器件的上有源延伸区，如图7所示；
[0099]9)LPCVD淀积多晶硅30nm，并进行As+注入掺杂，注入能量15KeV，注入剂量5E15cm一2，通过光刻、RIE刻蚀多晶硅30nm，形成N+重掺杂多晶硅上有源区(作为器件的漏端)，去胶，如图8所示；
[0100]10)通过RTA退火1000 °C，I Os，激活器件的源、漏；
[0101 ] 11 )LPCVD淀积50nm SiC作为顶部掩膜层，通过光刻定义栅电极，ICP刻蚀未被光刻胶覆盖的50nm SiC(顶部掩膜层)、1nm SiC(SDE掩膜层2)、14nm Si3N4(假栅层)，露出SDE掩膜层I的上表面，去胶，如图9所示；
[0102]12)通过各向同性刻蚀，去除整个Si3N4假栅层，如图10所示；
[0103]13)通过ALD依次淀积高K (HK)介质和金属栅(MG)材料；
[0104]14)ICP刻蚀去除不被顶部掩膜层覆盖的HK、MG叠层材料，露出SDE掩膜层I的上表面，如图11所示；
[0105]15)通过各向同性刻蚀，去除50nm SiC(顶部掩膜层)、1nm SiC(SDE掩膜层2)，如图12所示；
[0106]16)通过PECVD淀积200nm S12作为层间介质，上有源区形成空气侧墙，通过化学机械抛光实现层间介质平坦化，如图13所示；
[0107]17)通过光刻、ICP刻蚀形成器件栅、源、漏各端的接触孔，去胶；
[0108]18)溅射500nm金属钨，器件栅、源、漏各端的接触孔被金属钨填充；
[0109]19)通过对金属钨进行化学机械抛光，实现器件之间的导电层分离，达到器件隔离的效果，如图14所示；
[0110]20)后续按已公开的后端工艺完成器件集成。
[0111]本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种空气侧墙结构的垂直纳米线器件的集成方法，包括如下步骤: A.提供一半导体衬底，实现器件隔离； B.形成重掺杂的下有源区； C.淀积假栅叠层； 具体实现步骤如下: Cl.淀积一层介质作第一 SDE掩膜层，其厚度定义了器件的下有源区侧墙的宽度； C2.淀积一层介质作假栅层，其厚度定义了器件的沟道长度； C3.淀积一层介质作第二 SDE掩膜层，其厚度定义了器件的上有源区侧墙的宽度； D.通过刻蚀通孔、外延沟道形成垂直沟道结构； 具体实现步骤如下: Dl.通过光刻定义沟道截面的形状、大小； D2.通过各向异性刻蚀形成沟道窗口，窗口底部露出器件的重掺杂下有源区，去胶； D3.通过原位重掺杂的图形化外延技术在窗口内形成器件的下有源延伸区，下有源延伸区的厚度不超过第一 SDE掩膜层的厚度； D4.通过图形化外延技术形成器件的沟道，沟道窗口内被沟道材料填满； D5.通过化学机械抛光去除淀积超出第二 SDE掩膜层上表面的沟道材料，实现平坦化； D6.通过对沟道上端进行离子注入，形成从上至下浓度由高变低的掺杂分布，离子注入的结深不超过第二 SDE掩膜层的厚度，至此形成器件的上有源延伸区； E.通过淀积、刻蚀形成器件的重掺杂上有源区； 具体实现步骤如下: E 1.淀积一层有源材料； E2.通过离子注入技术对有源材料进行重掺杂； E3.通过光刻技术定义上有源区窗口； E4.通过各向异性刻蚀至第二SDE掩膜层的上表面，形成上有源区，去胶； E5.通过退火工艺激活源漏杂质； F.去除假栅，淀积HK、MG并形成栅电极； 具体实现步骤如下: Fl.淀积一层介质作顶部掩膜层； F2.通过光刻定义栅电极； F3.通过各向异性刻蚀，露出第一 SDE掩膜层的上表面，去胶； F4.通过各向同性刻蚀，去除整个假栅层； F5.依次淀积高K介质和金属栅材料； F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HK、MG材料，露出第一 SDE掩膜层的上表面； G.去除第二 SDE掩膜层和顶部掩膜层，形成上有源区空气侧墙； 具体实现步骤如下: Gl.通过各向同性刻蚀，去除整个第二SDE掩膜层和顶部掩膜层； G2.通过各向异性淀积一层层间介质，上有源区空气侧墙形成； G3.对层间介质进行化学机械平坦化； H.形成器件各端的金属接触； 具体实现步骤如下: Hl.通过光刻、各向异性刻蚀形成器件各端的接触孔，去胶； H2.在各接触孔中填充金属Metal O; H3.通过对金属Metal O进行化学机械平坦化，实现器件之间的导电层分离，达到器件隔离的效果； 1.最后进入常规后端工艺，完成器件集成。2.如权利要求1所述的方法，其特征在于，第一SDE掩膜层、第二 SDE掩膜层和假栅层三者材料相异，并且假栅层材料对第一 SDE掩膜层和第二 SDE掩膜层的各向同性刻蚀选择比均大于5:1。3.如权利要求1所述的方法，其特征在于，所述步骤Fl中所述顶部掩膜层材料与第二SDE掩膜层材料相同，且顶部掩膜层和第二 SDE掩膜层对第一 SDE掩膜层和HK、MG叠层的各向同性刻蚀选择比大于5:1。4.如权利要求1所述的方法，其特征在于，所述步骤A中所述半导体衬底包括体硅衬底、SOI衬底、体锗衬底、GOI衬底和化合物半导体衬底，对于体衬底使用阱隔离加浅槽隔离;对于SO1、G0I衬底使用浅槽隔离。5.如权利要求1所述的方法，其特征在于，所述步骤B中所述下有源区通过注入形成，或通过图形化的原位掺杂外延形成。6.如权利要求1所述的方法，其特征在于，所述步骤C、E、F、G和H中非金属材料的各向同性淀积方法采用低压化学气相淀积LPCVD、原子层淀积ALD中的一种，各向异性淀积方法采用等离子体增强化学气相淀积PECVD、电感耦合等离子体增强化学气相淀积ICPECVD中的一种。7.如权利要求1所述的方法，其特征在于，所述步骤E中退火方式采用快速热退火、尖峰退火、闪耀退火和激光退火中的一种。8.如权利要求1所述的方法，其特征在于，所述步骤H中所述作为导电层的填充金属Metal O为W或Cu。9.如权利要求1所述的方法，其特征在于，所述步骤H中填充金属采用蒸发、溅射、电镀和化学气相淀积CVD中的一种。
【文档编号】H01L29/06GK106057682SQ201610648293
【公开日】2016年10月26日
【申请日】2016年8月9日 公开号201610648293.3, CN 106057682 A, CN 106057682A, CN 201610648293, CN-A-106057682, CN106057682 A, CN106057682A, CN201610648293, CN201610648293.3
【发明人】黎明, 陈珙, 杨远程, 黄如
【申请人】北京大学