制作字线的方法、形成半导体元件的方法及记忆体元件的制作方法

制作字线的方法、形成半导体元件的方法及记忆体元件的制作方法
【专利摘要】本发明是有关于一种以具有薄导电层的半镶嵌工艺来制作字线的方法、形成半导体元件的方法及记忆体元件.可以用来制作无串焊的字线，其可以在字线的间隔小于40纳米时，维持记忆胞的关件尺寸，通过在制作工艺中使用薄导电保护层来保护储存层，并在后续工艺中使此薄导电保护层与填充的导电材料接触。
【专利说明】
制作字线的方法、形成半导体元件的方法及记忆体元件
技术领域
[0001] 本发明涉及一种半导体的制作方法，特别是涉及一种在半导体记忆体中制作字线 的可靠方法。
【背景技术】
[0002] 半导体结构，例如记忆体，时常会和多层平行导电通道，又被称为字线，整合在一 起，并且导向一个方向和位于其下方的位线正交（orthogonal)。多条字线是由导电材料所 组成，且彼此电性隔离。在面对半导体元件尺寸日益缩小时，制作过程中，必须注意保持字 线的电性分离（electrical separation)。所需的电性分离必须和不希望存在的导电通道， 又被称为串焊（stringer)，的出现取得妥协。其中，串焊是由制作字线的蚀刻工艺所余留的 导电材料残余物所构成。
[0003] 在制作工艺中用以确保字线电性分离的方法一般适用于较大的几何尺寸 (geometries)，并不能按比例地适用到较小的几何尺寸。当字线的间距（pitch)缩小至40 纳米（nm)以下时，要使用先前的方法来维持关键尺寸（critical dimensions,⑶）是特别 困难的。
[0004] 因此，需要提供一种适用于小几何结构形成字线的可靠制造方法。

【发明内容】

[0005] 本发明的目的在于，克服现有的技术存在的缺陷，而提供一种新的制作字线的方 法、形成半导体元件的方法及记忆体元件，所要解决的技术问题是使其以具有薄导电层的 半镶嵌工艺来制作字元线，可以在小几何结构时，维持关件尺寸，非常适于实用。
[0006] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种制作字线的方法，其包括：提供具有储存层（storage layer)以及用来保护此储存 层的薄导电保护层（thin protective conductive layer)的半导体结构。其中，储存层和 薄导电保护层二者都位于基材上方。此二层可以被，例如图案化，例如蚀刻，以形成可暴露 出一部分基材的开口。介电材料可以被添加，例如，填充，进入这些开口。在这些开口之间 形成接触。其中，此接触包括储存层和薄导电保护层。
[0007] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0008] 前述的制作字线的方法，其中可以在介电材料中形成碗状轮廓（bowl-shaped profile)，借此使串焊的形成不会发生。
[0009] 前述的制作字线的方法，其中此提供半导体结构的步骤包括：提供位于基材上方 的牺牲层。此牺牲层可以包括陶瓷材料。在一实施例中，本方法还包括从牺牲层中移除一 部分材料（牺牲材料）。
[0010] 前述的制作字线的方法，其中碗状轮廓可以填充导电材料，借此薄导电保护层可 以和导电材料接触。随后，沉积硬罩幕并进行字线蚀刻。借此，串焊，也就是不希望存在的 导电通道，不会发生。
[0011] 前述的制作字线的方法，其中导电材料的提供包括提供多结晶硅 (polycrystalline silicon);牺牲层的提供包括提供氮化娃（SiN);以及介电材料的提 供，包括提供缓冲氧化物（buffer oxide)。此处所述的"缓冲氧化物"一词，可视为是一 种提供或插入于牺牲层，例如氮化硅，和导电材料，例如多结晶硅，之间的薄氧化物（thin oxide)层，可借以提供较佳的粘着效果，以及/或在移除牺牲（氮化硅）层时，对位于下方 的薄导电保护层提供保护。
[0012] 前述的制作字线的方法，其中导电材料的提供，包括提供钨金属硅化物（tungsten silicide)、钴金属娃化物（cobalt silicide)和氮化钛（titanium nitride)其中的一种 或多种。
[0013] 前述的制作字线的方法，其中该些层（储存层的薄导电保护层）的图案化，例如蚀 亥|J，可以包括进行BDF蚀刻，也就是定义储存层以及埋藏扩散（buried diffusion，此处称 为BDF)的长度的一种蚀刻。且可以使用埋藏扩散（buried diffusion,此处称为BD)氧 化物来填充开口，BD氧化物指的是一种被填充到由BDF蚀刻所定义的轮廓中的氧化物绝缘 体。碗状轮廓的形成可以包括使用稀释氢氟酸（hydrofluoric acid, HF)回蚀（pull back) BD氧化物和/或移除缓冲氧化物。
[0014] 本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的 一种根据上述制作字线的方法形成半导体元件的方法。
[0015] 本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提 出的一种记忆体元件，其包括：一基材；一电荷储存层，位于该基材上方；以及一栅极结构， 位于该电荷储存层上方；其中该栅极结构包括一导电保护层和一导电栅极层。
[0016] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0017] 前述的记忆体元件，其中该导电保护层包括一材料，该材料是选自于由氮化钛 (titanium nitride)、多晶石圭（polysilicon)和非晶石圭（amorphous silicon)所组成的一 族群。
[0018] 前述的记忆体元件，其中该栅极结构的宽度大于该电荷储存层的宽度。
[0019] 前述的记忆体元件，还包括一字线结构，连接至该栅极结构。
[0020] 前述的记忆体元件，其中该电荷储存层是由介电材质所构成。
[0021] 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明 制作字线的方法、形成半导体元件的方法及记忆体元件至少具有下列优点及有益效果：本 发明是以具有薄导电层的半镶嵌工艺来制作字元线，可以在小几何结构时，维持关件尺寸。
[0022] 综上所述，本发明是有关于一种以具有薄导电层的半镶嵌工艺来制作字线的方 法、形成半导体元件的方法及记忆体元件.可以用来制作无串焊的字线，其可以在字线的 间隔小于40纳米时，维持记忆胞的关件尺寸，通过在制作工艺中使用薄导电保护层来保护 储存层，并在后续工艺中使此薄导电保护层与填充的导电材料接触。本发明在技术上有显 著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0023] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0024] 图1是根据现有习知技术绘示的形成字线的中间阶段工艺中的部分半导体结构 的立体图。
[0025] 图2是沿着图1的切线2-2'所绘示的结构的剖面示意图。
[0026] 图3是绘示在图1的结构中进行字线蚀刻步骤之后的结构的立体图。
[0027] 图4是在完成字线蚀刻之后，在图3的剖面结构上沿着切线4-4'所绘示的串焊的 形成的结构的剖面示意图。
[0028] 图5是绘示一种与图2类似的结构的剖面示意图，其具有用来防止串焊形成的缩 口轮廓。
[0029] 图6是绘示在图5所绘示的结构中进行字线蚀刻之后的结构的剖面示意图，其说 明并未有串焊产生。
[0030] 图7是绘示一种与图2类似的结构的剖面示意图，但其被绘示成具有直边 (straight-sided)轮廓。
[0031] 图8是绘示在图7所绘示的结构中进行字线蚀刻的结果的示意图，其绘示出了串 焊。
[0032] 图9是绘示用来从图8所绘示的结构中移除串焊的过蚀（over-etch)对于关键尺 寸的影响的示意图。
[0033] 图10是绘示适于用来形成半导体结构的半导体薄膜叠层的结构的剖面示意图， 这些叠层包括薄导电保护层、缓冲氧化物层和氮化硅层。
[0034] 图11是绘示在图10所绘示的半导体薄膜叠层上进行BDF蚀刻之后的结果的示意 图。
[0035] 图12是绘示在图11所绘示的结构上沉积BD氧化物并进行化学机械研磨 (chemical mechanical planarization, CMP)之后的结果的不意图。
[0036] 图13是绘示在图12所绘示的结构上进行蚀刻移除氮化硅后的结果的示意图。
[0037] 图14是绘示回蚀BD氧化物和介电层的蚀刻结果的示意图，此结果形成了碗状轮 廊（bowl-shaped profile)〇
[0038] 图15是根据在图14所绘示的结构上填充多晶硅和沉积硬罩幕之后的结果所绘示 的结构的立体图。
[0039] 图16是根据在图15所绘示的结构上进行字线蚀刻之后的结果所绘示的结构的立 体图。
[0040] 图17是绘示一半导体结构的立体图，此半导体结构包含氧化物-氮化物-氧化物 (oxide-nitride-oxide, 0N0)层以及被薄导电保护层和氧化层所覆盖且被多层介电层隔离 的多层多晶硅层。
[0041] 图18是绘示在图17所绘示的结构上进行字线蚀刻之后的结果的示意图。
[0042] 图19是绘示在图18所绘示的结构上进行氧化物填充和化学机械研磨之后的结果 的示意图。
[0043] 图20是绘示在图19所绘示的结构上进行镶嵌蚀刻之后的结果的示意图，其中氧 化物-氮化物-氧化物层受到薄导电保护层的保护。
[0044] 图21是绘示在图20所绘示的结构上填充多晶娃之后的结果的示意图。
[0045] 图22A是定义用来从图21的结构中截取剖面以呈现图22B的假想平面（phantom plane)的位置的示意图
[0046] 图22B是绘示沿着图22A的假想平面截取图21的剖面之后的结构的立体图。
[0047] 图22C是绘示图22B所截取的剖面的部分结构的放大图。
[0048] 图23是绘示使用氮化钛作为薄导电保护层的半导体结构的剖面示意图。
[0049] 图24是绘示实施本发明的方法的流程图。
[0050] 100 :基材 105 :氧化物层
[0051] 110:0N0 层 115:PL1 层
[0052] 120 :字线 125 :PL3 层
[0053] 130:厚度 135:空间
[0054] 145:虚线箭号140:串焊
[0055] 150 :基材 155 :氧化物层
[0056] 160 :0N0 层 165 :PL1 层
[0057] 170:PL3层 175 :非等向性蚀刻
[0058] 180 :基材 185 :氧化物层
[0059] 190 :0N0 层 195 :PL1 层
[0060] 200 :PL3 层 205 :串焊
[0061] 215:线宽 300:基材
[0062] 305:储存层 310:薄导电保护层
[0063] 315:介电层 320:牺牲层
[0064] 325:轮廓 330:宽度
[0065] 335:BD 氧化物 340:开口
[0066] 345:碗状轮廓 350:多晶硅
[0067] 355 :硬罩幕 360 :字线
[0068] 365 :空间 400 :沟渠
[0069] 405 :基材 410 :0N0 层
[0070] 415 :薄导电保护层 420 :介电（氧化物）层
[0071] 425:多晶硅 430 :氧化物
[0072] 431 :轮廓 433:开口
[0073] 435 :氮化硅层 440 :氧化物
[0074] 455:多晶硅插塞 460 :图22B的部分结构
[0075] 470 :材料层 475 :氧化物
[0076] 4-4' ：切线
[0077] 500 :提供包含ONO层、薄导电保护层、和缓冲氧化物的半导体叠层以及氮化硅层
[0078] 505 :进行 BDF 蚀刻
[0079] 510 :沉积BD氧化物
[0080] 515 :进行化学机械研磨
[0081] 520:蚀刻以移除氮化硅
[0082] 525 :蚀刻以回蚀BD氧化物并移除缓冲氧化物以形成碗状轮廓
[0083] 530:填充多晶硅
[0084] 535 :沉积硬罩幕
[0085] 540 :进行字线蚀刻
【具体实施方式】
[0086] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结 合附图及较佳实施例，对依据本发明提出的制作字线的方法、形成半导体元件的方法及记 忆体元件其【具体实施方式】、方法、步骤、结构、特征及其功效，详细说明如后。
[0087] 现在附图中所呈现和描述的实施例，在一些实施例中，其所例示的部分将被解释 为是按比例绘制，而在其它实施例中，并非每个例示皆如此。在某些面向中，会使用图式或 说明中的相同或类似的元件符号来代表相同、类似或类同的组成及/或元件。但根据其他 实施例，相同的方式并未被采用。
[0088] 根据某些实施例，其方向性词语，例如顶部（top)、底部（bottom)、左（left)、右 (right)、上（up)、下（down)、上方（over)、之上（above)、下方（below)、之下（beneath)、后 方（rear)以及前方（front)，的使用，是依照其字面加以解释。但根据其他实施例，相同的 方式并未被采用。本发明的实施例可以和不同的集成电路的制作及本领域中被现有习用的 其他技术结合来加以实施。且本说明书内容仅仅包含了用来理解本发明的实施例所需要的 一般现有习用的工艺步骤。本说明书所述的实施例，一般是适用于半导体元件领域及其工 艺。然而，为了清楚说明起见，下述的说明书内容仅有关于半导体记忆电路以及与其相关的 制作方法。
[0089] 请参阅图1，图1是根据现有习知技术绘示的形成字线的中间阶段工艺中的 部分半导体结构的立体图。此图包括X-Y-Z轴，可用来作为本图和本说明书中其他图 式的空间参考。其所绘示的结构包括形成于硅基材100上的氧化物-氮化物-氧化 物（oxide-nitride-oxide)层110 (以下简称0N0层110)，而此0N0层110位于多晶娃 (polysilicon)导电结构115 (以下简称PLl层115)下方。PLl层115和0N0层110被氧 化物层105所包围（bounded)。PLl层115、0N0层110和氧化物层105结构沿着Y轴方向 延伸。PLl层115和氧化物层105结构被多晶硅上方层125 (以下简称PL3层125)所覆盖。
[0090] 图2是沿着图1的切线2-2'所绘示的结构的剖面示意图。PLl层115的剖面结 构为锥形（tapered shape)。此形状为顶部窄于底部，其中该剖面结构的底部在PLl层115 与0N0层110邻接的地方。
[0091] 图3是绘示借由字线蚀刻步骤从图1的结构中移除一部分PLl层115和PL3层 125之后的结构的立体图。所绘示的多条字线120,是由PL3层125中剩余的材料以及PLl 层115中剩余的材料所构成，且被空间135所隔离，借以提供平行导电通道，在外部读/写 硬件（external read/write hardware,未绘示）和0N0层110之间提供电性连接。这些 字线120需要彼此电性隔离。
[0092] 图4是绘示字线蚀刻之后，由相对于（图3的）切线4-4'所作成的X-Z平面观 察到的结果。字线蚀刻，如虚线箭号145所绘示，可以是一种非等向性蚀刻（anisotropic etch)，用来移除一部分的PL3层125以及位于（图3所绘示的）空间135所定义的区域的 大部分（substantial portion of) PLl层115。但有可能在由PLl层115所腾出的空间侧壁 上余留多晶硅材料，即所谓的串焊，例如串焊140。串焊140会在沿着Y方向且彼此隔离的多 条平行导线之间提供不必要存在的导电通道（请比较图3)，因而造成严重缺陷（defects)， 进而在被影响的记忆体产品中产生随机单一位元错误（random single-bit error)。
[0093] 清除串焊的一种现有习知方式是改变PLl层115(图2)的外形，使其具有缩口形 (reentrant)的截面，如图5的PLl层165所绘示。缩口形是指PLl层165的侧壁在PLl层 165轮廓的底部向内倾斜。图5的结构包括基材150、ONO层160、氧化物层155以及上方 PL3层170。当用来移除多晶硅的非等向性蚀刻175施加于图5所绘示的结构时，如图6所 示，并没有串焊被余留下来。然而，相对于图2所对应的底部结构，PLl层165的上部尺寸 (沿着X方向进行量测）增加了。这个改变会导致记忆胞（也称记忆单元）关键尺寸不稳 定。
[0094] -种减缓与图5和图6的缩口结构有关的关键尺寸不稳定问题的作法，是形成一 个如图7所绘示的垂直轮廓。图7所绘示的结构与图1至图6的结构类似，其包含基材180、 ONO层190、氧化物层185、具有垂直轮廓的PLl层195以及上方多晶硅PL3层200。虽然进 行字线蚀刻来移除部分的PL3层200和PLl层195,可能会在由蚀刻所形成的空间的侧壁上 遗留串焊205,不过多余的多晶娃可以借由等向性过蚀（isotropic over-etch)来加以移 除。然而，过蚀仍可能会造成记忆胞的关键尺寸丧失。相对于，例如图9的线宽215,当线宽 间隔缩小至约40纳米或小于40纳米时，这些关键尺寸的丧失即无法被容忍。
[0095] 前述的现有习知方法都有一个共同的方式，那就是先沉积多晶硅层（例如，分别 为图2于和图7中的PLl层115、165和195以及PL3层125、170和200)，然后进行蚀刻以 在字线蚀刻中移除一部分的多晶硅，如图3、图4、图6及图8所示。
[0096] 本发明提供的一种形成字线的方法可以称作用来形成字线的半镶嵌 (semi-damascene)方法。其是先在介电材料（例如，氧化物）中形成开口，然后在形成字 线的蚀刻步骤之前，填充多晶硅。
[0097] 图10至图16是绘示并说明本发明的方法的实施例。
[0098] 图10是绘示半导体制作领域中已知材料层的集合，沿着Y轴（未绘示）的截面所 观察到的X-Z平面。形成位于基材300,例如硅基材，上方的材料层，包括可以由，例如氧化 物-氮化物-氧化物（0N0)，所构成的薄储存层305,其位于基材300上方。薄保护层，例如 薄导电保护层310形成于储存层305上方。薄导电保护层310可以是由，例如多结晶硅、氮 化钛、非晶娃（amorphous silicon)及/或类似材料所构成，可以有效取代图1、图2、图3、 图5和图7的现有习知结构中的PLl层115、165和195。介电层315,例如是缓冲氧化物， 可以位于薄导电保护层310上方。且由，例如陶瓷材料，像是氮化硅（SIN)(例如，Si 3N4)，所 构成的牺牲层320则可以位于介电层315之上。
[0099] 举例来说，当储存层305是由氧化物-氮化物-氧化物所构成时，在典型的例子 中，其厚度介于约150A至250A之间，具有代表性的数值约为180A。薄导电保护层310的厚 度介于约100 \至200人之间，具有代表性的数值约为150爲。介电层315的厚度介于约50爲至 100A之间，具有代表性的数值约为100A。牺牲层320,可以在后续工艺中用来作为停止层， 其厚度介于约300A至700A之间，具有代表性的数值约为500A。
[0100] 图案化上述材料层，例如进行蚀刻以形成多个开口，将一部分基材暴露于外。使用 一种或多种，例如四氟甲烷（CF4)，三氟甲烷（CHF 3)、二氟甲烷（CH2F2)、氧气（O2)、氮气（N 2)、 氩气（Ar)、六氟化硫（SF6)以及类似成分，的蚀刻剂的BDF蚀刻，在图10的储存层305/薄 导电保护层310/介电层315/牺牲层320上进行，以形成具有图11所绘示的轮廓325的开 口。图11绘示了缩口形的轮廓。在其他实施例中，该轮廓可以不是缩口形。
[0101] 例如当与现有习知技术所对应的PLl层115的厚度130相比时，薄导电保护层310 可以相当薄。薄导电保护层310用来协助维持记忆胞关键尺寸均匀性的特性，将在后续参 照图14进行说明。
[0102] 图11所绘示的结构可以填进（filled-in)(也就是沉积）介电材料，例如BD氧化 物335,并且可以采用化学机械研磨（chemical mechanical planarization, CMP)来移除多 余的氧化物。如图12所示，化学机械研磨停止在牺牲层320(即氮化硅SIN层）。然后可以 采用热磷酸（phosphoric acid, H3PO4)来移除牺牲层320,而不会损伤BD氧化物335、介电 层315或薄导电保护层310。图13是绘示移除牺牲层320之后的结果，借此在BD氧化物 335的多个区域之间形成多个开口 340。
[0103] 之后，可以借由使用稀释氢氟酸来回蚀氧化物335并移除介电层315以修饰图13 中开口 340的形状。回蚀和移除的结果绘示在图14中。其中，薄导电保护层310实质上维 持完整。这表示，当与，例如在图9所绘示的现有习知实施例中关键尺寸215所受的影响相 比，薄导电保护层310的宽度330 (例如，关键尺寸）可以得到较良好的控制（意即，几乎或 基本上不受影响，或者只约略受到牺牲层320、BD氧化物335和介电层315的移除步骤的影 响）。在一些实施例中，图11所绘示的轮廓325可以不是缩口形。且宽度330可以大于储 存层305的宽度331。
[0104] 图15是绘示图14所绘示的结构的立体图。其中，该结构可借由填入 多晶硅350来加以修饰，也可借由覆盖一层由，例如氧化物、氮化物、氮氧化物 (oxy-nitride, SiOxNy, DARC)、非晶碳层（Amorphous Carbon Layer, ACL)、其他在多晶娃蚀 刻中具有高耐受度的物质以及类似的材料所构成的硬罩幕层335来加以修饰。
[0105] 如图16所示，字线360可以借由图案化和进行字线蚀刻形成在图15所绘示的结 构中。其中字线蚀刻是用来移除硬罩幕材料335和多晶硅材料350以形成用来定义由剩余 多晶硅材料350所构成的字线360的空间365。字线360的多晶硅350与薄导电保护层310 电性接触。借此，薄导电保护层310变成字线360的一部分，从而提供外部读/写硬件（未 绘示）和储存层305之间的导电通道。此导电通道与图3的现有习知字线120所提供的导 电通道的电性相同，但并没有串焊产生。这是由于引进了图14、图15和图16所绘示的碗状 轮廓（bowl-shaped profile) 345的结果。因此不需要高强度的过蚀（over-etch)来移除 串焊，且碗状轮廓的多晶硅损失可被最小化，进而控制（即稳定和维持）用来体现关键尺寸 的宽度330 (图14)。
[0106] 和图14类似但不相同的其他实施例，可以包括具有额外导电层（例如，浮置栅 (floating gate, FG))的记忆体元件。其中，浮置栅是位于储存（例如0N0)层305和基材 300之间。栅极结构（例如控制栅）可位于储存层305上方。此控制栅可以包括一导电栅 极层与薄导电保护层310连接，并且与薄导电保护层310形成电性连接。也就是说，导电 栅极层和薄导电保护层310可以包括一栅极结构。此处所述的栅极结构包括一镶嵌结构 (damascene structure)〇
[0107] 此处所述的形成字线的半镶嵌方式，可以直接地整合至表1所列示的标准（例如 现有习知的）工艺中。如表1所述，用于形成PLl层的蚀刻工艺（比较图1至图9)，可以 镶嵌工艺来加以替换（比较图10至图15所绘示的栅极结构，以及前述的栅极结构修饰方 法），形成字线所采用的各蚀刻步骤（比较图16)，则类似标准方法中的蚀刻步骤（比较图 3)。另一方面，半镶嵌方式在许多重要的面向上与形成字线的标准工艺类似。因此，将半镶 嵌方式导入现有的制作流程，具有对现有操作模式干扰最小的好处。
[0108]表 1
[0110] (1)-:标准（standard, STD)状况
[0111] ⑵~STD :接近标准状况
[0112] (3)X :N0 (需要大幅的修饰）；以及
[0113] (4)0 :YES(无需任何修饰，即可以和标准工艺相容）
[0114] 另一个可以验证本发明所采用的方法的实施例绘示于图17至图22。图17是绘示 工艺中间步骤中的半导体结构的立体图，此半导体结构包含高深宽比（aspect-ratio)，由 半导体叠层（semiconductor stack)所形成朝Y轴方向延伸的沟渠400。半导体叠层可以包 括，例如，被多层多晶娃425、氧化物430和氮化娃层435所构成的交错堆叠层（alternating layers)覆盖的基材405。此结构又可被ONO层410、包含多晶硅的薄导电保护层415以及 介电（例如，氧化物）层420所覆盖。可沿着X轴方向进行多晶硅/氧化物的蚀刻步骤（例 如，字线蚀刻），以形成如图18所绘示的结构。图18所绘示的结构可以被填入氧化物440， 多余的氧化物440可借由化学机械研磨来移除，以形成如图19所绘示的结构。其中，氧化 物层420有效地变成一部分的填入氧化物440。在本实施例中，位于图18所绘示的结构顶 部的一部分氧化物层420被化学机械研磨所移除。其中化学机械研磨停止于薄导电保护层 415〇
[0115] 在图19所绘示的结构上进行的镶嵌蚀刻，可以移除氧化物440以形成如图20所 绘示的结构。在蚀刻过程中，薄导电保护层415保护ONO层410免于损伤。所形成的结构包 括位于氧化物440中，借由弯曲状（curved)的轮廓431所形成的开口 433 (图20中只有简 化地绘示一个开口）。此弯曲状的轮廓431可以是和图14至图16所绘示的碗状轮廓345 类似的。
[0116] 接着可以在图20所绘示的结构中填入多晶硅445,如图21所示。图21所绘示的 结构的内部视图（internal view)，可以借由切开此结构的假想X-Y平面450 (phantom x-y plane450)来观察（图22A)。当将图22A位于平面450上方的一部分结构移除以后，该结 构的底部的外观可如图22B所示。填充多晶硅的步骤会形成多晶硅插塞455。图22C是沿 着Z轴方向，即X-Y平面，进行观测，所绘示的图22B的部分结构460的详细构造。此结构 包括多晶硅插塞455,其是通过薄导电保护层415与翅膀状的（winged) ONO层410形成电性 接触。
[0117] 可将所述方法的实施总结出一个图24所绘示的流程图。图中，所述方法的实施可 以借由提供半导体叠层由步骤500开始。其中，半导体叠层包含形成于基材上的储存层。薄 导电保护层可以覆盖在储存层之上，且其他的介电或陶瓷材料也可以置于储存层之上。这 种半导体叠层的一实施例可见图10,其绘示了配置于基材300之上，由，例如氧化物-氮化 物-氧化物（ONO)，所构成的储存层（例如，电荷储存层）305,以及覆盖于储存层305之上， 由，例如多结晶硅，所构成的薄导电保护层310。由缓冲氧化物所构成的介电层315,位于薄 导电保护层310上。牺牲层320覆盖在介电层315上。牺牲层320,根据一实施例，包括氮 化硅（SIN)(例如，Si 3N4)。
[0118] 使用四氟甲烷/三氟甲烷/二氟甲烷/氧气/氮气/氩气/六氟化硫及类似物质 作为蚀刻剂的BDF蚀刻，可以在步骤505中在半导体叠层上进行，以形成开口，可在后续步 骤中让多晶硅沉积于其中。此蚀刻的例示结果绘示于图11。其中，有开口 325形成。在步 骤510中，介电材料，例如BD氧化物335 (图12)，可以沉积在此结构上，进而填充于开口 325 之中。化学机械研磨可以在步骤515中进行，以移除多余的BD氧化物；并在当到达牺牲层 320时停止化学机械研磨的操作。
[0119] 请参阅图13所示，牺牲层320剩余下来的部分，可以在步骤520中以热磷酸蚀刻 加以移除。此一移除步骤会形成开口 340,将介电层315暴露于外，而不会损伤介电层315、 薄导电保护层310或储存层305。
[0120] 可能会具有，例如直边（straight-sided)、缩口形或椎形（tapered profile)轮 廓的开口 340,可以在步骤525中借由使用稀释氢氟酸回蚀BD氧化物来加以修饰。在这过 程中，储存层305(例如，ONO层）可以受到薄导电保护层310(例如，多晶硅层）的保护。
[0121] 之后，所形成的结构可以在步骤530中采用导电材料（例如，多晶硅350)来加以 填充（图15)。在步骤535中，包含，例如先前所述的材料的硬罩幕355,可以沉积在导电材 料（例如，多晶硅350)所构成的材料层上方。
[0122] 如图16所示，使用，例如溴化氢（HBr)/氯气（Cl2)/氧气/氮气/氩气及其他类 似物质作为蚀刻剂的字线蚀刻，可以在步骤540中进行。由于不需要高强度的过蚀来移除 多晶硅串焊，可以使此工艺中字线多晶硅的损失极小化。
[0123] 虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。特别 是以上所述的薄导电保护层，可以使用其他导电材料来加以取代。例如，在前段工艺 (front-end-〇f-line，FEOL)和 / 或中段工艺（middle-end-〇f_line，MEOL)之中，薄导电保 护层可以包括妈金属娃化物或钴金属娃化物。在后段工艺（back-end-〇f-line，BEOL)的运 用中，如图23所示，薄导电保护层可以包括氮化钛。图23是绘示覆盖于由半导体工艺所使 用的任何可能的金属材料，例如铝（Al)、铜（Cu)、钨（W)、钴（Co)、镍（Ni)或类似材料，所构 成的材料层470上，并且被氧化物475所包围的氮化钛薄导电保护层465。在另一个实施例 中，薄导电保护层可以是由多晶娃及/或非晶娃（amorphous silicon)所构成。
[0124] 对本发明所属技术领域中具有通常知识的技术人员来说，任何在镶嵌结构成之 前已具有薄导电保护层，且该薄导电材料后续会连接至填充材料的镶嵌工艺，都不脱离本 发明的精神和范围。另外，上述的半镶嵌工艺，可以适用于任何半导体结构，例如导线图案 (lline pattern)、孔洞图案（hole pattern)、自对准接触（self-aligned contact)以及 / 或垂直元件结构（vertical device structure)。本发明所属技术领域中具有通常知识的 技术人员，在不脱离本发明的精神和范围内，应当可作各种的更动与润饰。因此，本发明的 保护范围应当视权利要求所界定的为准。
[0125] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰 为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【主权项】
1. 一种制作字线的方法，其特征在于其包括以下步骤： 提供一半导体结构，使该半导体结构具有一储存层以及一薄导电保护层位于一基材上 方；其中，该薄导电保护层是用来保护该储存层； 图案化该薄导电保护层和该储存层，以形成多个开口，将一部分的该基材暴露于外；以 及 以一介电材料填充该些开口，并在该些开口之间形成一导电结构；其中，该导电结构包 括该薄导电保护层以及一导电层，该导电层位于该薄导电保护层上，并与该薄导电保护层 电性连接。2. 根据权利要求1所述的制作字线的方法，其特征在于其中提供该半导体结构的步骤 还包括： 提供一牺牲层位于该基材之上； 从该牺牲层移除一部分材料；以及 在该介电材料中形成一碗状轮廓，借此使串焊的形成不会发生。3. 根据权利要求1所述的制作字线的方法，其特征在于其中提供该薄导电保护层的步 骤包括：提供钨金属硅化物、钴金属硅化物和氮化钛其中的一种或多种。4. 一种根据权利要求1所述的制作字线的方法形成半导体元件的方法。5. -种记忆体元件，其特征在于其包括： 一基材； 一电荷储存层，位于该基材上方；以及 一栅极结构，位于该电荷储存层上方； 其中该栅极结构包括一导电保护层和一导电栅极层。6. 根据权利要求5所述的记忆体元件，其特征在于其中该导电保护层包括一材料，该 材料是选自于由氮化钛、多晶硅和非晶硅所组成的一族群。7. 根据权利要求5所述的记忆体元件，其特征在于其中该栅极结构的宽度大于该电荷 储存层的宽度。8. 根据权利要求5所述的记忆体元件，其特征在于其还包括一字线结构，连接至该栅 极结构。9. 根据权利要求8所述的记忆体元件，其特征在于其中该电荷储存层是由介电材质所 构成。
【文档编号】H01L21/768GK106033740SQ201510108359
【公开日】2016年10月19日
【申请日】2015年3月12日
【发明人】龙成, 龙成一, 魏安祺, 杨大弘
【申请人】旺宏电子股份有限公司