半导体元件、终端结构及其制造方法
【专利摘要】本发明提供一种半导体元件、终端结构及其制造方法，包括具有第一导电型的衬底、具有第一导电型的外延层、单一个块状隔离结构以及具有第二导电型的块状掺杂区。外延层配置在衬底上。单一个块状隔离结构配置在外延层上。块状掺杂区配置在单一个块状隔离结构下方的外延层中，其中块状掺杂区的掺杂深度为渐变分布。
【专利说明】
半导体元件、终端结构及其制造方法
技术领域
[0001] 本发明涉及一种半导体技术，且特别涉及一种半导体元件、终端结构及其制造方法。【背景技术】
[0002] 近年来，高压金氧半导体元件已广泛地应用在各种电源集成电路或智能型电源集成电路上。高压金氧半导体元件在使用上需具有高击穿电压(breakdown voltage)与低的开启电阻(〇n-state resistance ;Ron)，以提高元件的效能。[〇〇〇3]为了提升半导体元件的击穿电压，终端结构的设计就变得相当重要。随着半导体元件的集成度的日益提升，半导体元件的尺寸也随之缩小。因此，如何在元件缩小的情形下，维持甚至是提升原本的击穿电压，已成为业者亟为重视的议题之一。
【发明内容】
[0004] 有鉴于此，本发明提出一种半导体元件、终端结构及其制造方法。在终端区中，在外延层上配置单一个块状隔离结构，且本发明的方法可有效控制单一个块状隔离结构下方的掺杂区轮廓，藉以提高击穿电压。
[0005] 本发明提出一种终端结构，其包括具有第一导电型的衬底、具有第一导电型的外延层、单一个块状隔离结构以及具有第二导电型的块状掺杂区。外延层配置在衬底上。单一个块状隔离结构，配置在外延层上。块状掺杂区配置在单一个块状隔离结构下方的外延层中，其中块状掺杂区的掺杂深度为渐变分布。
[0006] 在本发明的一实施例中，上述块状掺杂区的掺杂深度随着接近主动区而增加。
[0007] 在本发明的一实施例中，上述单一个块状隔离结构的厚度为约100埃至10, 000埃的范围内。
[0008] 在本发明的一实施例中，上述衬底的材料包括硅、碳化硅或氮化镓。
[0009] 在本发明的一实施例中，上述单一个块状隔离结构为场氧化层。
[0010] 在本发明的一实施例中，当上述第一导电型为N型，第二导电型为P型；或当第一导电型为P型，第二导电型为N型。
[0011] 本发明另提出一种终端结构的制造方法，包括:在具有第一导电型的衬底上形成具有第一导电型的外延层；在外延层上形成单一个块状隔离结构；在单一个块状隔离结构上形成光阻层，光阻层具有多个宽度不同的开口；以光阻层为罩幕，进行离子植入工艺，以在单一个块状隔离结构下的外延层中形成具有第二导电型的多个掺杂区，其中这些掺杂区的掺杂深度为渐变分布。
[0012] 在本发明的一实施例中，上述掺杂区彼此分开，第(i)个掺杂区比第(i+1)个掺杂区更远离主动区，且第(i)个掺杂区的掺杂深度小于第(i+1)个掺杂区的掺杂深度，且i为正整数。
[0013] 在本发明的一实施例中，上述方法还包括进行回火工艺，使掺杂区彼此连接以形成块状掺杂区。
[0014]在本发明的一实施例中，上述离子植入工艺的植入能量在30KeV至1，OOOKeV的范围内，植入剂量在约lX1012/cm2至100X1012/cm2的范围内。
[0015]在本发明的一实施例中，上述光阻层的开口的宽度随着接近主动区而增加。
[0016]在本发明的一实施例中，上述单一个块状隔离结构的厚度为约100埃至10, 000埃的范围内。
[0017]在本发明的一实施例中，上述单一个块状隔离结构为场氧化层。
[0018]在本发明的一实施例中，当上述第一导电型为N型，第二导电型为P型；或当第一导电型为P型，第二导电型为N型。
[0019]本发明又提出一种半导体元件，包括具有第一导电型的衬底、具有第一导电型的外延层、单一个块状隔离结构以及具有第二导电型的块状掺杂区。衬底具有第一区与第二区。外延层配置在衬底上。单一个块状隔离结构配置在第一区的外延层上。块状掺杂区配置在单一个块状隔离结构下方的外延层中，其中块状掺杂区的掺杂深度随着接近第二区而减少。
[0020]在本发明的一实施例中，上述单一个块状隔离结构的厚度为约100埃至10, 000埃的范围内。[0021 ]在本发明的一实施例中，上述衬底的材料包括硅、碳化硅或氮化镓。
[0022]在本发明的一实施例中，上述单一个块状隔离结构为场氧化层。
[0023]在本发明的一实施例中，上述衬底还包括第三区，且第一区位于第二区与第三区之间。
[0024]在本发明的一实施例中，上述第一区为终端区，第二区为密封环区，且第三区为主动区。
[0025]基于上述，在本发明的方法中，利用光阻层作为罩幕，离子穿过单一个块状隔离结构植入外延层中，而产生具有掺杂深度渐变的离子分布。由于光阻层的开口尺寸可以精准定义，故可有效控制掺杂区的形成轮廓，藉以提高击穿电压，且具有较大的工艺裕度。
[0026]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【附图说明】
[0027]图1A至图1F是依照本发明一实施例所示出的半导体元件的剖面示意图。
[0028]附图标记说明:
[0029]1〇:第一区；
[0030]20:第二区；
[0031]30:第三区；
[0032]100:衬底；
[0033]102:外延层；
[0034]104:隔离结构；
[0035]106:光阻层；
[0036]107-1、107-2、107-3、107-4:开口；
[0037]108:离子植入工艺；
[0038]105a、105b、110-1、110-2、110-3、110-4、118a、118b、120、126a、126b:掺杂区；
[0039]112:块状掺杂区；
[0040]114:绝缘材料层；
[0041]114a、114b:绝缘层；
[0042]116:导体材料层；
[0043]116a、116b:导体层；
[0044]122:介电层；
[0045]124a、124b:开口；
[0046]127a、127b:导体插塞；
[0047]128a、128b:金属层；
[0048]W1、W2、W3、W4:宽度；
[0049]D1、D2、D3、D4:掺杂深度。【具体实施方式】
[0050]图1A至图1F是依照本发明一实施例所示出的半导体元件的剖面示意图。
[0051]请参照图1A，在具有第一导电型的衬底100上形成具有第一导电型的外延层102。 衬底1〇〇可为N型重掺杂的半导体衬底，作为元件的漏极。衬底100的材料包括硅、碳化硅或氮化镓。外延层102可为N型轻掺杂的外延层，且其形成方法包括进行选择性外延生长(selective epitaxy growth，简称SEG)工艺。此外，衬底100具有第一区10、第二区20以及第三区30。第一区10位于第二区20以及第三区30之间。在一实施例中，第一区为终端区(terminat1n area)，第二区为密封环区(seal ring area)，且第三区为主动区(active area)，但本发明并不以此为限。主动区的元件包括横向扩散金氧半导体 (lateral diffused metal-oxide semiconductor，简称LDM0S)元件、垂直扩散金氧半导体 (vertical diffused metal-oxide semiconductor，简称 VDM0S)元件、绝缘概极双极晶体管(insulated gate bipolar transistor，简称 IGBT)元件、二极管(d1de)元件、双极结型晶体管(bipolar junct1n transistor，简称BJT)元件、结型场效应晶体管(junct1n field effect transistor，简称JFET)元件、其他半导体元件或其组合。在以下的实施例中，是以主动区的元件为VDM0S元件为例来说明，但并不用以限定本发明。
[0052]接着，在第一区10的外延层102上形成单一个块状隔离结构104。更具体地说， 第一区10中只有一个隔离结构，且此隔离结构为不具开口的块状结构或(从上视图来看) 单环结构。单一个块状隔离结构的材料包括氧化硅，且其厚度可为约100埃至10, 〇〇〇埃的范围内，例如约1，〇〇〇埃至9, 000埃、2, 000埃至8, 000埃、3, 000埃至7, 000埃、4, 000埃至 6, 000埃、或5, 000埃至5, 500埃的范围内。在一实施例中，单一个块状隔离结构104包括场氧化层，且其形成方法包括:在外延层102上形成具有开口的罩幕层(未示出)，所述开口裸露出部分外延层102 ;进行氧化工艺，以在开口中成长出场氧化层；以及移除罩幕层。 以此方式，第一区10中外延层102的表面会低于第二区20或第三区30中外延层102的表面。
[0053]然后，以单一个块状隔离结构104为罩幕，选择性地进行毯覆式(blanket)离子植入工艺，以在第二区20、第三区30的外延层102中分别形成具有第二导电型的掺杂区 105a、105b。掺杂区105a、105b可为P型掺杂区。在一实施例中，掺杂区105a、105b可作为结型场效应晶体管(JFET)掺杂区，用以降低元件的栅极下方的开启电阻。
[0054]请参照图1B，在单一个块状隔离结构104上形成光阻层106。光阻层106具有多个宽度不同的开口 107-1、107-2、107-3及107-4。在一实施例中，光阻层106的开口 107-1、 107-2、107-3及107-4的宽度W1、W2、W3、W4随着接近第三区30 (例如主动区)而增加，但随着接近第二区20(例如密封环区)而减少。更具体地说，开口 107-1的宽度W1小于开口 107-2的宽度W2,开口 107-2的宽度W2小于开口 107-3的宽度W3,开口 107-3的宽度W3小于开口 107-4的宽度W4。在此实施例中，是以光阻层106具有四个开口为例来说明之，但并不用以限定本发明。视工艺需要，光阻层106也可具有三个开口或多于四个开口。
[0055]请参照图1C，以光阻层106为罩幕，进行离子植入工艺108,以在单一个块状隔离结构104下的外延层102中形成具有第二导电型的多个掺杂区110-1、110-2、110-3及 110-4。掺杂区110-1、110-2、110-3及110-4可为P型掺杂区。控制所述离子植入工艺的植入能量与植入剂量，使掺质穿过光阻层106的开口及其下方的单一个块状隔离结构104,而植入单一个块状隔离结构104下方的外延层102中。在一实施例中，所述离子植入工艺的植入能量在约30KeV至1，OOOKeV的范围内，植入剂量在约1 X 1012/cm2至100 X 10 12/cm2的范围内。在此实施例中，由于光阻层106的开口宽度呈渐变分布，故这些掺杂区110-1、110-2、 110-3及110-4的掺杂深度也是渐变分布。在一实施例中，掺杂区110-1、110-2、110-3及 110-4的掺杂深度Dl、D2、D3、D4随着接近第三区30 (例如主动区)而增加，但随着接近第二区20 (例如密封环区)而减少。更具体地说，这些掺杂区110-1、110-2、110-3及110-4 彼此分开，第(i)个掺杂区比第(i+1)个掺杂区更远离主动区，且第(i)个掺杂区的掺杂深度小于第(i+1)个掺杂区的掺杂深度，且i为正整数。换言之，掺杂区110-1的掺杂深度D1 小于掺杂区110-2的掺杂深度D2,掺杂区110-2的掺杂深度D2小于掺杂区110-3的掺杂深度D3,惨杂区110_3的惨杂深度D3小于惨杂区110_4的惨杂深度D4。之后，移除光阻层 106〇
[0056]参照图1D，进行回火工艺，使这些掺杂区110-1、110-2、110-3及110-4彼此连接形成块状掺杂区112。块状掺杂区112与外延层102之间具有实质上平滑的结型。块状掺杂区112可作为横向变掺杂(variat1n of lateral doping，简称VLD)区，以减缓平面结型曲率效应造成的PN结型击穿，有效提高击穿电压。在一实施例中，回火工艺可为氧化工艺， 以同时在第二区20以及第三区的外延层102上形成绝缘材料层114。换言之，不需要进行额外的回火工艺，利用形成绝缘材料层114的氧化工艺即可使掺杂区110-1、110_2、110-3 及110-4彼此连接。
[0057]如图1D所示，块状掺杂区112的掺杂深度为渐变分布，其沿水平方向多个位点的掺杂深度D1?D4随着接近第三区30 (例如主动区)而增加，但随着接近第二区20 (例如密封环区)而减少。至此，完成本发明的第一区10的终端结构的制作。
[0058]特别要注意的是，本发明的方法可有效控制光阻层的开口尺寸，进而有效控制掺杂区的形成轮廓，为相当有竞争力的方法。现有的作法为利用具有开口的场氧化层作为罩幕，但场氧化层的开口尺寸控制不易，例如湿蚀刻会侧向蚀刻而难以精准定义，而干蚀刻则会有高分子残留问题。然而，本发明是利用光阻层作为VLD罩幕，离子穿过单一个块状场氧化层植入外延层中，而产生VLD的离子分布。光阻层的开口尺寸可以精准定义，故有较大的工艺裕度制作量产。
[0059]以下，将参照图1D说明本发明的第一区10的终端结构。在本发明的终端结构中， 外延层102配置在衬底100上，单一个块状隔离结构104配置在外延层102上，且块状掺杂区112配置在单一个块状隔离结构104下方的外延层102中。在一实施例中，外延层102 与衬底100的导电类型相同，但与块状掺杂区112的导电类型相反。块状掺杂区112的掺杂深度为渐变分布，更具体地说，其掺杂深度随着接近第三区30 (例如主动区)而增加。
[0060]接下来，进行第二区20及第三区30的元件的制作。继续参照图1D，在第一区10、 第二区20及第三区30的衬底100上形成导体材料层116。导体材料层116的材料包括掺杂多晶硅，且其形成方法包括进行化学气相沉积工艺。
[0061]请参照图1E，将绝缘材料层114以及导体材料层116图案化，以在第二区20上形成绝缘层114a与导体层116a以及在第三区30上形成绝缘层114b与导体层116b。在一实施例中，导体层116a还延伸至部分的单一个块状隔离结构104上。
[0062]接着，以单一个块状隔离结构104以及导体层116a、116b为罩幕，进行毯覆式离子植入工艺，以在第二区20、第三区30的外延层102中分别形成具有第二导电型的掺杂区 118a、118b。掺杂区118a、118b可作为P型主体(P-type body ;PB)掺杂区。在一实施例中，由于块状掺杂区112与主体掺杂区118a/118b的掺杂浓度不同，故现有的做法需制作一个光罩，使形成的光阻层覆盖终端区(即第一区10)，以避免主体掺杂区118a/118b的掺杂步骤影响块状掺杂区112的掺杂浓度/轮廓。然而，在本发明的方法中，终端区(即第一区 10)已被单一个块状隔离结构104所覆盖，故不需要额外的光罩以及光阻层，利用毯覆式离子植入工艺则可形成P型主体掺杂区118a、118b。
[0063]之后，在第三区30的掺杂区118b中形成具有第一导电型的掺杂区120。掺杂区 120可为N型重掺杂区，作为元件的源极。
[0064]请参照图1F，在第一区10、第二区20及第三区30的衬底100上形成介电层122。 介电层122具有开口 124a、124b。开口 124a裸露出第二区20的部分掺杂区118a，且开口 124b裸露出第三区30的部分掺杂区118b。
[0065]接着，进行毯覆式离子植入工艺，以在开口 124a、124b下方的掺杂区118a、118b中形成具有第二导电型的掺杂区126a、126b。掺杂区126a、126b可为P型重掺杂区，用以降低后续形成的导体插塞的欧姆电阻。
[0066]之后，在第二区20及第三区30的介电层122上分别形成金属层128a、128b。金属层128a、128b均延伸至第一区10的部分介电层122上。金属层128a、128b分别填入开口 124a、124b且构成导体插塞127a、127b。导体插塞127a、127b分别与掺杂区126a、126b电性连接。以此方式，第二区20的密封环结构会短路连接至衬底100。至此，完成本发明的半导体元件的制作。
[0067]以下，将参照图1F说明本发明的半导体元件。在本发明的半导体元件中，衬底100 具有第一区10以及位于第一区10两侧的第二区20与第三区30。外延层102配置在衬底 100上。单一个块状隔离结构104配置在第一区10的外延层102上。块状掺杂区112配置在单一个块状隔离结构104正下方的外延层102中。在一实施例中，外延层102与衬底100 的导电类型相同，但与块状掺杂区112的导电类型相反。块状掺杂区112的掺杂深度随着接近第二区20而减少但随着接近第三区30而增加。
[0068]在上述实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但并不用以限定本发明。在另一实施例中，当第一导电型为P型，第二导电型为N型。
[0069]综上所述，在本发明的方法中，利用光阻层作为VLD罩幕，离子穿过单一个块状场氧化层植入外延层中，而产生VLD的离子分布。由于光阻层的开口尺寸可以精准定义，故有较大的工艺裕度制作量产。本发明的方法可有效控制VLD的形成轮廓，故可有效提高击穿电压。若维持相同的击穿电压，则可以得到较短的终端区，有效降低元件尺寸。
[0070]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种终端结构，其特征在于，包括:具有第一导电型的衬底；具有所述第一导电型的外延层，配置在所述衬底上；单一个块状隔离结构，配置在所述外延层上；以及具有第二导电型的块状掺杂区，配置在所述单一个块状隔离结构下方的所述外延层 中，其中所述块状掺杂区的掺杂深度为渐变分布。2.根据权利要求1所述的终端结构，其特征在于，所述块状掺杂区的掺杂深度随着接 近主动区而增加。3.根据权利要求1所述的终端结构，其特征在于，所述单一个块状隔离结构的厚度为 100埃至10, 000埃的范围内。4.根据权利要求1所述的终端结构，其特征在于，所述衬底的材料包括硅、碳化硅或氮化镓。5.根据权利要求1所述的终端结构，其特征在于，所述单一个块状隔离结构为场氧化层。6.根据权利要求1所述的终端结构，其特征在于，当所述第一导电型为N型，所述第二 导电型为P型；或当所述第一导电型为P型，所述第二导电型为N型。7.—种终端结构的制造方法，其特征在于，包括:在具有第一导电型的衬底上形成具有所述第一导电型的外延层；在所述外延层上形成单一个块状隔离结构；在所述单一个块状隔离结构上形成光阻层，所述光阻层具有多个宽度不同的开口； 以所述光阻层为罩幕，进行离子植入工艺，以在所述单一个块状隔离结构下的所述外 延层中形成具有第二导电型的多个掺杂区，其中所述掺杂区的掺杂深度为渐变分布。8.根据权利要求7所述的终端结构的制造方法，其特征在于，所述掺杂区彼此分开， 第(i)个掺杂区比第(i+1)个掺杂区更远离主动区，且第(i)个掺杂区的掺杂深度小于第 (i+1)个掺杂区的掺杂深度，且i为正整数。9.根据权利要求8所述的终端结构的制造方法，其特征在于，还包括进行回火工艺，使 所述掺杂区彼此连接形成块状掺杂区。10.根据权利要求7所述的终端结构的制造方法，其特征在于，所述离子植入工艺的植 入能量在30KeV至1，OOOKeV的范围内，植入剂量在1 X 1012/cm2至100 X 10 12/cm2的范围内。11.根据权利要求7所述的终端结构的制造方法，其特征在于，所述光阻层的所述开口 的宽度随着接近主动区而增加。12.根据权利要求7所述的终端结构的制造方法，其特征在于，所述单一个块状隔离结 构的厚度为100埃至10, 〇〇〇埃的范围内。13.根据权利要求7所述的终端结构的制造方法，其特征在于，所述单一个块状隔离结 构为场氧化层。14.根据权利要求7所述的终端结构的制造方法，其特征在于，当所述第一导电型为N 型，所述第二导电型为P型；或当所述第一导电型为P型，所述第二导电型为N型。15.—种半导体元件，其特征在于，包括:具有第一导电型的衬底，具有第一区与第二区；具有所述第一导电型的外延层，配置在所述衬底上；单一个块状隔离结构，配置在所述第一区的所述外延层上；具有第二导电型的块状掺杂区，配置在所述单一个块状隔离结构下方的所述外延层 中，其中所述块状掺杂区的掺杂深度随着接近所述第二区而减少。16.根据权利要求15所述的半导体元件，其特征在于，所述单一个块状隔离结构的厚 度为100埃至10, 〇〇〇埃的范围内。17.根据权利要求15所述的半导体元件，其特征在于，所述衬底的材料包括硅、碳化硅或氮化镓。18.根据权利要求15所述的半导体元件，其特征在于，所述单一个块状隔离结构为场氧化层。19.根据权利要求15所述的半导体元件，其特征在于，所述衬底还包括第三区，且所述 第一区位于所述第二区与所述第三区之间。20.根据权利要求19所述的半导体元件，其特征在于，所述第一区为终端区，所述第二 区为密封环区，且所述第三区为主动区。
【文档编号】H01L21/336GK105990400SQ201510096004
【公开日】2016年10月5日
【申请日】2015年3月4日
【发明人】何耕台, 马士贵, 李天钧, 陈锰宏, 吴孝嘉
【申请人】汉磊科技股份有限公司