半导体元件及其制造方法
【专利摘要】本发明公开了一种半导体元件及其制造方法。在一实施例中，制造半导体元件的方法包括提供一基板。方法更包括于基板上形成具有第一高度的阵列区、具有大于第一高度的第二高度的周围区、及分隔阵列区与周围区的边界区。方法更包括形成多个交替的绝缘及导电层于阵列区及边界区的至少一部分之上。方法更包括于边界区的至少一部分中通过多个交替的绝缘及导电层形成沟道，沟道具有倾斜侧壁。
【专利说明】
半导体元件及其制造方法
技术领域
[0001]本发明是有关于一种半导体元件，且包括用于改善半导体元件(例如是三维存储器结构)的制造的方法及结构。
【背景技术】
[0002]反及(NAND)闪存为一非易失性存储器且被广泛地应用于包括移动电话、数字相机以及固态硬盘(solid-state hard drives)中。反及闪存的高储存密度，尤其和反或(NOR)闪存相比，具有相当大的市场渗透率。这样的储存密度是部分透过使用串联存储单元串行于一接地线(ground line)与位线之间而达成，可降低需要的金属接点(metalcontacts)数量。这些串行由于其与与非门极的相似性而一般被称为「反及串行」。一反及串行中的每一存储单元可通过存储单元与其他的反及串行相邻的存储单元分享的字线取得地址。在过去，反及闪存已由一二维(平面)阵列实现，此二维平面是由字线与位线所定义，字线与位线彼此垂直交叉，存储单元是形成于交叉点。
[0003]反及串行布局已更进一步发展，以达到具有更大的储存密度。这样的努力已导致三维反及闪存的发展，其中存储单元是互相垂直叠层于顶部。
[0004]近日的发展包括使用应用于电荷捕捉存储器技术(charge trapping memorytechnique)的薄膜晶体管(TFT)技术以及应用于反恪丝存储器(ant1-fuse memory)的交叉点阵列技术(cross-point array technique)。关于后者，多层的字线及位线于其各自的交叉点是提供有存储元件。发展亦包括使用电荷捕捉存储器技术形成垂直反及存储单元，其中具有操作类似于反及的垂直通道的一多栅极场效晶体管结构(mult1-gate fieldeffect transistor structure)是利用娃-氧_氮_氧_石圭(S0N0S，以下以 S0N0S 称之)电荷捕捉技术，以制造于各个栅极/垂直通道接口的储存位点(storage site)。关于后者，近日的发展已通过形成经绝缘材料所分开的导电材料条叠层以及于叠层的导电材料之间的接口区中提供存储元件，改善三维半导体元件的尺寸及制造成本。
[0005]图1绘示一三维反及快闪阵列结构的示意图。此图显示部分垂直栅极(VerticalGate，VG)元件作为一范例，包括配置为三维方式的串行选择线(string select line)(SSLn) 10、总体位线(global select line，GSL) 11、通道 12、源极线(SL) 17、源极线(SSLn) 18、源极接点(source contact) 20、金属线 21、位线 31、32、33、及位线接点(bit linecontact)41、42、43。串行选择线10及总体位线11可包括位于多插塞(poly plugs)顶部上的附加的硅化物层，以减少整体的电阻。
【发明内容】
[0006]在制造半导体元件的当中，完成元件的形成时，不同的结构可能被放置于彼此邻近处。例如，三维存储器结构可包括周围电路(periphery circuit)及阵列电路(arraycircuit)。形成这些不同的结构的所需的不同条件可能对其他结构导致不利的影响。三维存储阵列结构的位于或大约于阵列及周围边界之处可包括一大的台阶高度差。为了补偿此大的台阶高度差，需要采取复杂的平坦化工艺，并需要进行一些更多的额外步骤，而这些工艺及步骤于本发明中是被认为是耗时及耗费成本的。
[0007]因此，目前需要提供一改善的制造流程，以进一步减少步骤的数量。
[0008]本发明是半导体元件及用于制造半导体元件的方法。在一实施例中，制造半导体元件的方法包括提供一基板。方法更包括于基板上形成具有第一高度的阵列区、具有大于第一高度的第二高度的周围区、及分隔阵列区与周围区的边界区。方法更包括形成多个交替的绝缘及导电层于阵列区及边界区的至少一部分之上。方法更包括于边界区的至少一部分中通过多个交替的绝缘及导电层形成沟道，沟道具有倾斜侧壁。
[0009]在另一示范实施例中，半导体元件包括一基板及形成于基板上的一阵列区，阵列区具有第一高度。半导体元件更包括形成于基板上的一周围区，周围区具有大于第一高度的第二高度。半导体元件更包括一边界区，此边界区分隔阵列区与周围区。半导体元件更包括多个交替的绝缘及导电层于阵列区及边界区的至少一部分之上。半导体元件更包括于边界区的至少一部分中通过多个交替的绝缘及导电层所形成的沟道，沟道具有倾斜侧壁。
[0010]本发明的多个特色、方面及实施例是配合所附图式进行详细说明。
[0011]伴随着包含于本申请的主体中的示范性图式，这些示范性图式及实施例是通过本申请所请的任何一个权利要求范围所列举出的主题提供一书面的详细说明。这些示范性图式不应用以限制本申请中所最终提申的任何的权利要求范围。
[0012]再者，虽然为了方便起见，类似的元件符号可用以表示类似的结构，可以理解的是，各种示范实施例可被视为不同的变化。
【附图说明】
[0013]图1绘示一三维反及快闪阵列(3D NAND flash array)的示意图。
[0014]图2绘示在阵列区中的硅基板被刻蚀移除之后的示范性半导体元件的剖面图。
[0015]图3绘示在交替的绝缘/导电叠层形成于整个基板表面中之后的示范性半导体元件的剖面图。
[0016]图4绘示在阵列区中进行沟道刻蚀之后的示范性半导体元件的剖面图。
[0017]图5绘示在平坦化结构形成于阵列区的沟道中之后的示范性半导体元件的剖面图。
[0018]图6绘示在沟道之外的氮化物线层被移除之后的示范性半导体元件的剖面图。
[0019]图7绘示在多插塞形成于阵列区中之后的示范性半导体元件的剖面图。
[0020]图8绘示在沟道形成于阵列区中之后的另一示范性半导体元件的剖面图。
[0021]图9绘示在平坦化工艺完成之后的另一示范性半导体元件的剖面图。
[0022]图10绘示关于可能影响半导体元件的制造过程的因子的示范实验数据以及在不同的阵列深沟道与氧化物/多晶硅层叠层间的偏差(ADT-OPlbias)下的剖面轮廓。
[0023]图1lA至图1lD绘示制造一半导体元件的示范实施例的剖面图。
[0024]图12绘示在制造一半导体元件期间的形成光刻胶层的示范实施例。
[0025]图13A至图13D绘示制造一半导体元件的示范实施例的剖面图。
[0026]【符号说明】
[0027]10:串行选择线
[0028]11:总体位线
[0029]12:通道
[0030]14:阵列区
[0031]16:周围区
[0032]17、18:源极线
[0033]20:源极接点
[0034]21:金属线
[0035]31、32、33:位线
[0036]41、42、43:位线接点
[0037]100:基板
[0038]102:浅沟道隔离
[0039]104:绝缘层
[0040]104a:第一绝缘层
[0041]106:导电层
[0042]108、118、128:沟道
[0043]108a:侧壁
[0044]110:衬垫氮化物层
[0045]IlOa:衬垫氮化物
[0046]112:高密度等离子体氧化物
[0047]114:多插塞
[0048]120:光刻胶图案
[0049]122b:光刻胶
[0050]124b、124c、124d:光刻胶边界
[0051]130、132、134:凹部
[0052]202a、ADT:阵列深沟道
[0053]A、B、C、D、E:边界
[0054]d、dl、d2:间隙
[0055]h:高度
[0056]OPl:氧化物层/多晶硅层叠层
[0057]α、β:角度
【具体实施方式】
[0058]现在将参照所附图式说明示范实施例，图式是形成本发明的一部分且绘示可能实行的示范实施例。本发明及所附的权利要求范围中所使用的用语「示范实施例」、「示范性实施例」、及「本发明的实施例」并不需要意指单一实施例(虽然有可能)，且各种的示范实施例可在不脱离示范实施例的范畴或精神之下易于进行结合和/或交换。再者，本发明及所附的权利要求范围所使用的术语仅是用于描述示范实施例的目的，并非用于限定。在此方面，如本发明及所附的权利要求范围所使用的用语「之中」可包括「之内」及「之上」，且用语「一」、「该」可包括单数及复数形式。再者，如本发明及所附的权利要求范围所使用的用语「通过」可亦意指「由」，视上下文而定。再者，如本发明及所附的权利要求范围所使用的用语「若」可亦意指「当」或「于」，视上下文而定。再者，如本发明及所附的权利要求范围所使用的字汇「和/或」可意指并包含一个或多个相关所列的项目的任一及所有可能的结合。
[0059]本发明一般是有关于多层半导体结构，且更特别是有关于形成三维垂直栅极与非元件的高质量多层叠层。
[0060]图2绘示位于基板100上的三维垂直栅极半导体元件的一示范实施例。半导体元件可包括一阵列区14及一周围区16。为了在阵列区14中制造三维存储器元件，一实质的台阶高度h可形成于阵列区14与周围区16之间的半导体基板100之中。在一示范实施例中，台阶高度h可在0.8至1.6微米(μπι)的范围之中。
[0061]隔离结构(例如是绘示于图2中的浅沟道隔离(S TI) 102)是形成于周围区16之中，此外位于阵列区中的基板的部分202a是被刻蚀移除。阵列深沟道(array deep trench，ADT) 202a的刻蚀后检视(after etch inspect1n，ΑΕΙ)的轮廓角度α将取决于阵列深沟道光刻胶轮廓及刻蚀配方。如图3所绘示，交替的绝缘层104及导电层106可形成为基板100之上的一叠层。在一实施例中，第一绝缘层104a可能较其他绝缘层更厚，例如是在1500至3000埃(Angstrom)的范围之中。绝缘层104的材料可以是氧化物且通过低压化学气相沉积工艺(LPCVD process)所形成，而导电层106可以是η型多晶娃或p型多晶娃。在示范实施例中，总数为8个的交替的导电层106及绝缘层104可形成为总厚度约11000埃。应理解的是，本发明的形成于叠层中的交替的导电层106及绝缘层104的数量于示范实施例中可以是大于8个或小于8个。再者，于本发明中可理解，各个层的厚度及其他工艺的变化可实质上与上述内容及本发明有所相同或有所改变。
[0062]如图4中所绘示，图案化工艺可在阵列/周围的边界区中进行，以形成沟道108。在示范实施例中，如图所示，3微米之间隙分隔沟道108的边缘。由于沟道108是形成为类碗型(bowl-like shape)(亦即是沟道108的顶部的周围较宽)，侧壁108a可包括一锥形斜面。就此点而言，交替的绝缘层104及导电层106的保留部分可包括一锥形侧。
[0063]图案化工艺可包括各向异性刻蚀(anisotropic etching)。锥形斜面侧壁108a的刻蚀后检视的轮廓的角度β及α将取决于定义氧化物层/多晶硅层叠层(OPl)矩形时的光刻胶轮廓及刻蚀配方，以及定义阵列深沟道(arraydeep trench，ADT)矩形时的光刻胶轮廓及刻蚀配方。其中阵列深沟道(ADT)矩形与氧化物层/多晶硅层叠层(OPl)矩形的距离大小(ADT-OPlbias，图10中d的大小)，亦为影响轮廓的角度β及α的深度的关键。本发明中可理解到可能影响此距离大小(ADT-OPlbias，d)的一些工艺因子，包括定义ADT及OPl图型的掩模图形尺寸，两图案的重叠位移(overlay shift, OVL shift)及各别曝光能量。图10提供范围在不同的ADT-OPlbias (d)下的剖面图案(沟道108的边缘的间隙，即为 ADT-OPlbias (d))。
[0064]如图5中所绘示，首先，可形成一衬垫氮化物层110。此后，可进行一沉积及平面化工艺，以形成高密度等离子体氧化物结构(HDP oxide structure) 112。
[0065]如图6中所绘示，沟道外的衬垫氮化物层110的部分可被移除，留下一部分IlOa的衬垫氮化物110a。衬垫氮化物层110可通过将半导体基板100暴露于磷酸(H3PO4)被移除。磷酸将移除周围区16及阵列区14中的暴露的氮化物。
[0066]如图7中所绘示，多插塞114可形成于阵列区14中。在进行上述动作时，可形成包括如图7所示的浅沟道隔离102、绝缘层/导电层104/106叠层、碗形的衬垫氮化物(例如是氮化硅)/高密度等离子体氧化物110a/112的隔离、及多插塞114。
[0067]本发明中应理解的是，示范实施例中分隔沟道108的边缘的间隙可以小于3微米。例如，如图8所示，在沟道刻蚀之后，若此间隙是约0.8至1.5微米之间，沟道118可能不会通过底部完全敞开，如图所示。就此点而言，衬垫氮化物层110可以被形成，接续可通过高密度等离子体氧化物112沉积及进行平坦化步骤，以获得如图9所示的平坦表面。
[0068]此后，可进行附加的工艺，以形成三维垂直栅极与非元件，例如是图1所示的元件。此处应理解的是，上述制造步骤所形成的三维垂直栅极与非元件仅为可通过本发明所制造的一示范元件，且其他非三维垂直栅极与非元件的半导体元件亦被仔细考虑于示范实施例中。
[0069]上述工艺中所制造的三维存储器阵列结构于阵列与周围边界之间可包括一大的台阶高度差。为了补偿此大的台阶高度差，可能需要耗时且耗费成本的复杂的平坦化工艺，包括一些额外的步骤。
[0070]一改善的制造过程的示范实施例可使得步骤的数量有所减少。然而，如图所示，上述实施例是导向于阵列/周围边界及阵列区中的隔离结构之间形成一大的间隙，氧化物层/多晶硅层叠层(OPl)的掩模可能是位于阵列/周围边界上的图案。请参照图1lA至图1lD所绘示的光刻胶边界的不同的位置A、B、C、及D。如图1lA(I)所示，间隙可形成于光刻胶122a的阵列/周围边界及层(绝缘层、导电层、第一绝缘层)104、106、104a之间。图1lA(2)绘示进行刻蚀步骤中间的结果，以移除部份的绝缘/多晶硅层，于基板100上产生一平坦表面。同时，由于刻蚀步骤的侧向刻蚀，光刻胶边界124a可具有锥形斜面。在周围区中多余的绝缘及多晶硅层已受到移除之后(如图1lA(3)及图1lA(4)中所绘示)，刻蚀步骤可能亦移除阵列的一些部分，并形成沟道128，如此可能进一步需要如上述实施例中所进行的绝缘填充及平坦化。
[0071]现在请参阅图1lB(I)，光刻胶122b可被形成为光刻胶122b的阵列/周围边界及层(绝缘层、导电层、与第一绝缘层)104、106、与104a之间不具有间隙。在进行刻蚀步骤以移除多余的绝缘/多晶硅层之后(图11B(2)及图11B(3))，光刻胶边界124b可具有锥形斜面及一平的(平坦)表面，如图11B(3)所示。由于光刻胶边界124b因侧向刻蚀再次具有锥形斜面，一部分的光刻胶顶面是再次被刻蚀移除。当移除此光刻胶，如图11B(4)中所示，仅保留具有平坦区域的一小凹部130。因此，可能不需要进一步进行上述图1lA的实施例的绝缘填充与平坦化。
[0072]图1lC绘示光刻胶可形成于边界C的另一实施例。在进行刻蚀步骤以移除多余的绝缘/多晶硅层之后(图1lC(2)及图11C(3))，光刻胶边界124c可具有锥形斜面。当移除光刻胶，如图11C(4)中所示，仅可形成不具平坦区域的一小凹部132。因此，可能不需要进一步进行上述图1lA的实施例的绝缘填充与平坦化。
[0073]图1lD绘示光刻胶可形成于边界D的另一实施例。在进行刻蚀步骤以移除多余的绝缘/多晶硅层之后(图1lD(2)及图11D(3))，光刻胶边界124d可具有锥形斜面。当移除光刻胶，如图11D(4)中所示，仅可形成一小平坦表面的凹部134。因此，可能不需要进一步进行上述图1lA的实施例的绝缘填充与平坦化。
[0074]在示范实施例中，光刻胶可形成于B及D所指的边界之间，如图12中所绘示。就此点而言，于示范实施例中，边界B及D之间的距离可以是约260纳米(nm)，边界B及C之间的距离可以是约200纳米，边界C及D之间的距离可以是约60纳米。
[0075]现在请参阅图13A，一大的间隙dl可形成于阵列/周围边界及层(绝缘层、导电层、与第一绝缘层)104、106与104a之间，其中光刻胶图案120仅覆盖阵列区14。在图案化阵列区14之后，可形成具有锥形侧壁108a的一深沟道108。浅沟道隔离102可形成于周围区的硅基板100中。此后，绝缘层/导电层104/106叠层可形成于基板100表面之上。接着，图案化工艺可以在阵列/周围边界区中进行，以移除周围区16中多余的绝缘层/导电层104/106叠层，得到2个区域之间的平坦基板表面。此后，可进行图案化工艺，以移除多余的绝缘/导电层，于基板100上产生平坦表面。另一方面，图13B、图13C、及图13D绘示小凹部130、132、及134的形成。于本发明中可理解的是，绘示于图1lB至图1lD中可分别经由边界B、C、及D所形成的此种小凹部130、132、及134是小于沟道108。因此，可能不需要进一步进行上述图13A的实施例的绝缘填充与平坦化。
[0076]此后，多插塞114可形成于阵列区，且可依需求进行其他平坦化步骤，以达成一平坦表面。
[0077]本发明中应理解的是，可进行上述及本发明的外或对上述及本发明中有所置换的其他动作，包括形成具有更加垂直轮廓(亦即角度α更大)的沟道108及/或凹部130、132及134的侧壁。
[0078]阵列可以实行于一集成电路中。集成电路亦可包括一控制器，控制器可连接于字线、串行选择线、位线、及其他关于阵列的线。透过这些连接并通过使用感测电路，控制器可协调包括读取、写入、与编程操作的阵列操作。控制器可实行为一通用处理机(generalpurpose processor)，执行一计算机程序以进行阵列操作。计算机程序可通过处理器以非临时记忆存取的方式储存。在其他实施例中，控制器可透过本领域所知的特殊用途应用电路(special purpose applicat1n circuitry)或由存储器阵列提供单芯片系统功能的混合模块来执行。在其他实施例中，控制器可透过特殊用途逻辑电路与通用处理器的混合来执行。此外，控制器可执行或利用一有限状态机器以进行阵列操作。
[0079]应理解的是，本文所描述的原则可应用于示范性实施例中所述的反及闪存元件的情况之外，包括反或闪存元件、一次性可编程(one-time programmable, OTP)存储器元件、其他反恪丝基的存储器元件(ant1-fuse-based memory device)、浮动栅极存储器元件、电荷捕捉存储器元件、非易失性存储器元件、嵌入式存储器元件、及/或其他存储器元件、或甚至是金属氧化物半导体元件(M0S device)。
[0080]当关于本发明的原则的各种实施例已描述于上文中，应理解的是这些实施例仅以范例的方式表示，并非作为限制。因此，本发明的广度及范围不应通过任何一个上述的示范性实施例所限制，然仅应参照本发明所请的权利要求范围及其均等物所定义。再者，上述优点及特征是提供于所述的实施例中，然不应将本申请的权利要求范围的应用限制于达成任何一者或所有的上述优点的工艺及结构。
[0081]例如，如本发明所示，「形成」一层、多个层、多个交替的层、多层、叠层、及/或结构可包括产生层、多层、叠层、及/或结构的任何一种方法，包括沉积法及类似方法。「多层」可以是一个层、结构、及/或包括多个内层及/或多个层、多层、结构的叠层、及/或叠层于或形成于另一者上或之上的叠层。内部结构可包括半导体的任何的内部结构，包括电荷储存结构(例如是包括一隧穿介电层、一捕捉层、及一阻挡氧化物层的SONOS、带隙工程-石圭-氧-氮-氧-石圭(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-S0N0S)结构)。
[0082]虽然一个或多个层、多层、及/或结构可于本发明中被描述为「硅」、「多晶硅」、「导电」、「氧化物」、及/或「绝缘」层、多层、及/或结构，应理解的是，这些示范实施例可应用于其他材料及/或组成的层、多层、及/或结构。再者，于示范实施例中，这些结构可以是晶型结构及/或非晶型结构的形式。
[0083]再者，一个或多个层、多层、及/或结构的「图案化」可包括于一个或多个层、多层、及/或结构上产生所欲的图案的任何方法，这些方法包括通过施加具有预成形图案(pre-formed pattern)的光刻胶掩模(未显示)、以及根据光刻胶掩模上的预成形图案刻蚀这些层、多层、及/或结构以进行光刻蚀工艺。
[0084]于本发明中应理解的是，所述的这些原则可应用于示范性实施例中所述的反及型元件之外的情况，包括反或型元件、其他存储器储存元件、浮动栅极存储器元件、电荷捕捉存储器元件、非易失性存储器元件、及/或内嵌式存储器元件。
[0085]本发明中所使用的各种用语于本技术领域中具有特殊的意义。一特定的用语是否应理解为「领域中的术语」是取决于此用语所使用的语境而定。「连接于」、「传递于」、「关于」或其他类似用语一般应广义理解为包括参考元件之间直接传递与连接、或参考元件之间透过一个或多个中间物传递与连接的两个情形。这些及其他用语是按照本发明中所使用的语境来解释，也因此本领域中具有通常知识者能理解在所揭露的语境中的这些用语。上述定义并非排除可能基于所揭露的语境所赋予这些用语的其他意义。
[0086]表示比较、量测、及时间的用词，例如是「当时」、「均等」、「于...期间」、「完全」、及类似用语，应理解为意指「实质上于当时」、「实质上均等」、「实质上于...期间」、「实质上完全」等等，其中「实质上」表示这些比较、量测、及时间为可达成隐含状态或明显状态的期望的结果。
【主权项】
1.一种制造半导体元件的方法，该方法包括: 提供一基板； 形成一阵列区、一周围区、及一边界区于该基板上，该阵列区具有一第一高度，该周围区具有大于该第一高度的一第二高度，该边界区分隔该阵列区与该周围区； 形成多个交替的绝缘层及导电层于该阵列区及该边界区的至少一部分之上；以及形成一沟道，该沟道是于该边界区的至少一部分中通过这些交替的绝缘层及导电层，该沟道具有多个倾斜侧壁。2.根据权利要求1所述的方法，其中该边界区包括连接该阵列区的一表面与该周围区的一表面的一陡峭台阶，且这些交替的绝缘层及导电层是形成于该陡峭台阶的侧壁的至少一部分之上。3.根据权利要求2所述的方法，其中通过这些交替的绝缘层及导电层的该沟道是通过放置一光刻胶于该阵列区及该边界区的至少一部分之上所形成。4.根据权利要求3所述的方法，其中该光刻胶的一边缘以及形成于该陡峭台阶的侧壁上的这些交替的绝缘层及导电层的一外表面之间是形成小于3微米的一间隙。5.根据权利要求3所述的方法，其中该光刻胶的一边缘以及形成于该陡峭台阶的侧壁上的这些交替的绝缘层及导电层的一外表面之间是形成120纳米至380纳米的一间隙。6.根据权利要求1所述的方法，更包括形成一介电层于该沟道的至少一部分之上，其中形成该介电层于该沟道的至少一部分之上的步骤包括形成该介电层于该沟道的这些倾斜侧壁的至少一部分之上。7.根据权利要求6所述的方法，其中该介电层包括氮氧化物层。8.根据权利要求6所述的方法，更包括以一第二介电材料填充该沟道。9.一种半导体元件，包括: 一基板； 一阵列区，形成于该基板上，该阵列区具有一第一高度； 一周围区，形成于该基板上，该周围区具有大于该第一高度的一第二高度； 一边界区，分隔该阵列区与该周围区； 多个交替的绝缘层及导电层，形成于该阵列区及该边界区的至少一部分之上；以及一沟道，于该边界区的至少一部分中通过这些交替的绝缘层及导电层所形成，该沟道具有多个倾斜侧壁。10.根据权利要求9所述的半导体元件，其中该边界区包括连接该阵列区的一表面与该周围区的一表面的一陡峭台阶，且这些交替的绝缘层及导电层是形成于该陡峭台阶的侧壁的至少一部分之上。11.根据权利要求9所述的半导体元件，其中该沟道的周围边缘之间的距离是小于3微米。12.根据权利要求9所述的半导体元件，其中该沟道的周围边缘之间的距离是120纳米至380纳米。13.根据权利要求9所述的半导体元件，更包括形成一介电层于该沟道的至少一部分之上，其中该介电层是形成于该沟道的这些倾斜侧壁的至少一部分之上。14.根据权利要求13所述的半导体元件，其中该介电层包括氮氧化物层。15.根据权利要求13所述的半导体元件，更包括该沟道中的一第二介电材料。
【文档编号】H01L21/8247GK105990250SQ201510090224
【公开日】2016年10月5日
【申请日】2015年2月28日
【发明人】杨金成
【申请人】旺宏电子股份有限公司