金属栅制备方法
【专利摘要】本发明涉及半导体制备技术领域，具体提供了一种金属栅制备方法，本发明是基于gate last的一种HKMG制备工艺，通过减薄其中一器件区的样本栅并在其顶部制备硬掩膜层，之后在其他器件区制备金属栅并进行研磨时，硬掩膜层可有效起到保护其下方的样本栅免受损伤，进而提高了研磨后器件表面的均匀性。
【专利说明】
金属栅制备方法
技术领域
[0001]本发明涉及半导体制造技术领域，确切的说，涉及到金属后栅的工艺中，具体提供了一种金属栅制备方法。【背景技术】
[0002]随着技术的不断发展，半导体技术已经渗透至生活中的各个领域，例如航天、医疗器戒、手机通讯都离不开半导体所制备出的芯片。
[0003]以前很多芯片都是采用二氧化硅作为栅极介电质，但是从65nm开始，由于技术节点已经很小，无法让栅极介电质继续缩短变薄，同时随着晶体管尺寸的不断缩小，源极和漏极之间的距离也越来越小，进而容易造成短沟道效应。因此，针对上述问题，本领域技术人员经不懈研究，HKMG(High_K Metal Gate，高介电金属栅)工艺被开发出来。其是采用一种具有高介电常数(或称高K)的栅极介电层，并采用金属材料来作为栅极，采用HKMG工艺制备的器件相比较传统器件而言，极大的减小了漏电流，同时有效提升了驱动电流，因此HKMG 成了目前高性能晶体管所采用的主流技术。
[0004]同时，在将HKMG应用到gate last (后栅)工艺中，其制备流程可参照图la?lh所示:提供一衬底100,其包括有N-M0SFET (即图示NFET)区域和P-M0SFET (即图示PFET)区域，N-M0SFET区域和P-M0SFET区域通过浅沟槽102进行隔离。在N-M0SFET区域和P-M0SFET 区域的衬底100之上分别制备有第一样本栅101A和第二样本栅101B，在器件表面沉积有介质层(即层间介质层，Interlayer dielectric layer，ILD) 108,如图la所示。首先利用光刻工艺，去除第二样本栅101B并填充第一金属栅极材料层103,之后进行研磨处理，如图lb?le所示；之后再利用一次行光刻工艺，以去除第一样本栅101A并填充第二栅极材料层104,并进行后段制程(Back End Of Line，BE0L)。
[0005]但是本领域技术人员发现，在沉积第一栅极材料层103并对该第一栅极材料层 103进行研磨的过程中，由于此时在N-M0SFET区域之上存在的是样本栅，而在P-M0SFET区域中存在的则是后续填充的栅极材料层，而同时，金属栅材料、样本栅材料以及介质层108 三者的材料均不相同，样本栅一般为多晶硅，介质层一般为氧化物，而后续沉积的栅极材料则为金属铝，上述材料研磨速率存在较大不同，可参照图2所示，其中，图示横坐标为晶圆的直径，纵坐标为研磨速率。一般来说，金属(A1)研磨速率>多晶硅(Poly)研磨速率>氧化物(0X)研磨速率。因此在进行研磨时，各个研磨区域的研磨速率并不一样，很容易导致 over polish (过抛光)和bridge (桥接)的现象产生，同时也容易在样本栅附近区域形成蝶形凹陷，这是本领域技术人员所不想看到的。
【发明内容】
[0006]本发明根据现有技术的不足提供了一种栅极制备方法，可有效避免在对栅极材料层进行沉积的过程中，对样本栅造成的研磨损伤。
[0007]本发明采用的技术方案为:
[0008]—种金属栅制备方法，其中，包括如下步骤:
[0009]步骤S1、提供一衬底，所述衬底表面覆盖有一介质层，所述介质层中形成有第一栅槽和第二栅槽，所述第一栅槽内设置有第一样本栅，所述第二栅槽内设置有第二样本栅；
[0010]第一样本栅的高度小于介质层的厚度，第二样本栅的高度等于介质层的厚度；
[0011]步骤S2、制备一层硬掩膜层覆盖在所述第一样本栅和第二样本栅顶部，并将所述第一栅槽内位于第一样本栅之上的间隙空间完全予以填充；
[0012]步骤S3、完全移除位于第二样本栅之上的硬掩膜层，同时移除第一样本栅之上的一部分硬掩膜层并在第一样本栅之上保留部分所述硬掩膜层；
[0013]步骤S4、对所述介质层进行研磨，移除部分第二样本栅和将第一样本栅之上的余下的硬掩膜层进行部分移除；
[0014]步骤S5、刻蚀以完全移除第二栅槽内余下的第二样本栅；
[0015]步骤S6、填充金属至第二栅槽内并进行研磨，籍由第一样本栅之上的残留的硬掩膜层保障第一样本栅在研磨过程中免受损伤。
[0016]上述的方法，其中，所述第一样本栅位于衬底中一个N-M0SFET区域之上的介质层中，所述第二样本栅位于衬底中一个P-M0SFET区域之上的介质层中。
[0017]上述的方法，其中，所述第一样本栅位于衬底中一个P-M0SFET区域之上的介质层中，所述第二样本栅位于衬底中一个N-M0SFET区域之上的介质层中。
[0018]上述的方法，其中，所述衬底中的N-M0SFET区域与P-M0SFET区域之间通过浅沟槽隔离结构进行隔离。
[0019]上述的方法，其中，采用光刻和刻蚀工艺对所述第一样本栅进行刻蚀，移除部分所述第一样本栅，以使所述第一样本栅的的高度小于介质层的厚度。
[0020]上述的方法，其中，所述硬掩膜层为SiN。
[0021]上述的方法，其中，所述介质层为氧化层。
[0022]上述的方法，其中，在步骤S4和步骤S6中，所述研磨均为化学机械研磨。
[0023]上述的方法，其中，在移除第二样本栅之后，且在填充金属之前，先制备一层高K 介电层覆盖在第二栅槽暴露的表面。
[0024]上述的方法，其中，所述样本栅为多晶硅或无定形碳。
[0025]本发明是基于gate last工艺中的一种改进，通过减薄其中一器件区(N型器件区或P型器件区)的样本栅并在其顶部制备硬掩膜层，之后在其他器件区制备金属栅并进行研磨时，硬掩膜层可有效起到保护硬掩膜层下方的样本栅免受损伤，进而提高了研磨后器件表面的均匀性。【附图说明】
[0026]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0027]图la?lh为现有技术中gate last工艺的主要流程图；
[0028]图2为铝、多晶硅和氧化物的研磨速率对比图；
[0029]图3a?3e为本发明制备金属栅的大致流程图；
[0030]图4a?4g为本发明在一实施例中制备金属栅的方法流程图。【具体实施方式】
[0031]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0032]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0033]一种金属栅制备方法，参照图3a_3e所示，包括如下步骤:
[0034]步骤S1、提供一衬底，衬底表面覆盖有一介质层(图中未标示)，介质层中形成有第一栅槽和第二栅槽，第一栅槽内设置有第一样本栅101A，第二栅槽内设置有第二样本栅 101B ;第一样本栅的高度小于介质层的厚度，第二样本栅的高度等于介质层的厚度。
[0035]其中，在该衬底中设置有N-M0SFET区域(例如P-wel 1)和P-M0SFET区域(例如 N-well)，且N-M0SFET区域和P-M0SFET区域之间通过浅沟槽隔离结构进行隔离。浅沟槽隔离结构为沟槽中填充有例如氧化物之类的绝缘材料，利用浅沟槽隔离结构可将衬底中的 N-M0SFET区域和P-M0SFET区域间隔开来。在一可选但那并不作为局限的实施例中，上述的第一样本栅101A位于衬底中的一个N-M0SFET区域之上的介质层中，且第二样本栅101B 位于衬底中的一个P-M0SFET区域之上的介质层中。同时在本发明还可具有其他的实施例， 例如第一样本栅101A位于衬底中的一个P-M0SFET区域之上的介质层中，那么第二样本栅 101B位于衬底中的一个N-M0SFET区域之上的介质层中。本领域技术人员可根据实际需求来选择在P-M0SFET和/或N-M0SFET区域的样本栅顶部形成硬掩膜层。
[0036]—个可选但并不局限的实施方式为，通过光刻和刻蚀工艺来对第一样本栅101A 进行刻蚀，使其高度小于介质层的厚度。具体的，旋涂一层光刻胶覆盖于介质层和第一、第二样本栅的上表面，之后借助一具有曝光图案的掩膜板进行曝光显影工艺，以在光刻胶中形成暴露出第一样本栅101A的开口，之后以具有开口的光刻胶为刻蚀掩膜对第一样本栅 101A进行刻蚀，去除部分第一样本栅101A以降低其高度，进而使得该第一样本栅101A的高度低于介质层的厚度，而第二样本栅101B高度又与介质层的厚度相同，因此第一样本栅 101A的高度要小于第二样本栅101B高度；同时由于第一样本栅101A是位于第一栅槽内， 因此在降低第一样本栅101A高度后，会在第一栅槽中的第一样本栅101A顶部预留一间隙空间。
[0037]在本发明中，优选可采用多晶娃(poly-silicon)作为上述的第一样本栅和第二样本栅，但是在实际应用中并不仅仅局限于上述方式，例如采用无定形碳(A-C)来作为样本栅在本发明中同样适用。但是本领域技术人员应当理解，在采用多晶硅作为样本栅时，一般采用刻蚀的方式来去除多晶硅样本栅，而采用无定形碳作为样本栅时，则可在高温条件下通入〇2, 〇2与无定形碳产生反应生成C0 2气体并排出，为后续沉积栅极做准备。在本发明以采用多晶硅作为样本栅进行阐述。
[0038]步骤S2、制备一层硬掩膜层105覆盖在第一样本栅101A和第二样本栅101B顶部，并将第一栅槽内位于第一样本栅101A之上的间隙空间完全予以填充。如图3a所示。
[0039]在本发明中，优选的可采用沉积方式来形成一层SiN层作为上述的硬掩膜层105。 由于沉积的SiN层致密性较强，且在后续过程中较容易被完全移除，同时SiN也是半导体领域所常用的一种薄膜材料，因此制程变动小，实现成本也较低。在沉积硬掩膜层105后，还需要对硬掩膜层105进行平坦化处理，以使得硬掩膜层105的顶部表面齐平，例如可采用回蚀(each back)或者CMP (化学机械研磨)来对硬掩膜层进行平坦化处理。
[0040]步骤S3、完全移除位于第二样本栅101B之上的硬掩膜层105,同时移除第一样本栅101A之上的一部分硬掩膜层105并在第一样本栅101A之上保留部分硬掩膜层105。如图3b所示。
[0041]在此过程中，采用SPT (stress proximity technology，压力接近技术)的工艺来完全移除第二样本栅之上的硬掩膜层，以及移除第一样本栅之上的部分硬掩膜层。
[0042]步骤S4、对介质层进行研磨，移除部分第二样本栅101B并将第一样本栅101A之上的余下的硬掩膜层进行部分移除。如图3c所示。
[0043]—个可选的实施例是，采用CMP工艺对介质层进行研磨，在进行研磨的同时，也会对第二样本栅的顶部及第一样本栅顶部的硬掩膜层进行移除，使得硬掩膜层105的顶面与第二样本栅101B的顶面齐平。
[0044]步骤S5、刻蚀以完全移除第二栅槽内余下的第二样本栅101B。如图3d所示。
[0045]一个可选但并不局限的实施例为，采用刻蚀工艺来完全移除第二栅槽内余下的第二样本栅101B。在此过程中，可借助光刻工艺来实现对第二样本栅101B的刻蚀，大致步骤为:旋涂一层光刻胶覆盖在器件的上表面，之后借助一具有曝光图案的掩膜板进行曝光显影工艺，以在光刻胶中形成暴露出第二栅槽的开口，之后以具有开口的光刻胶为刻蚀掩膜对第二样本栅101B进行刻蚀，直至将第二栅槽内的第二样本栅101B完全移除，最后移除剩余的光刻胶。同时，为了进一步保证光刻的精度和抑制反射，还可预先涂覆一层底部抗反射层(BARC)覆盖在器件表面，之后再旋涂光刻胶，进而减小在曝光过程中由于光线的反射从而造成对光刻胶过度曝光的现象，但是本领域技术人员应当理解，涂覆底部抗反射层的步骤为可选方式，在实际应用中也可以直接旋涂光刻胶并进行光刻工艺，对本发明并不影响。
[0046]步骤S6、填充金属103至第二栅槽内并进行CMP研磨处理，籍由第一样本栅101A 之上的残留的硬掩膜层105保障第一样本栅101A在研磨过程中免受损伤。如图3e所示。
[0047]在此步骤中，沉积一层金属103将第二栅槽进行填充，之后进行研磨工艺以将介质层及第一栅槽顶部所覆盖的金属进行移除，仅保留位于第二栅槽内的金属作为金属栅， 而同时由于第一栅槽内中的第一样本栅101A顶部还保留有硬掩膜层105,且硬掩膜层105 选用研磨速率较小的SiN，因此在对沉积的金属103进行研磨时，不会对第一栅槽内的第一样本栅101A造成研磨损伤，同时也避免了在第一栅槽与介质层交界处容易产生的蝶形凹槽缺陷。
[0048]进一步的，在移除第二样本栅101B之后，且在填充金属103之前，先制备一层高K 介电层覆盖在第二栅槽暴露的表面，用于金属栅与介质层、衬底的隔离。
[0049]下面提供一基于gate last的具体实施例并结合附图来对本发明进行进一步阐述，在此需要说明的是，下文的相关描述是在N-M0SFET区域中的样本栅顶部形成硬掩膜层来避免研磨损伤，但是在本发明其他实施例中，亦可在P-M0SFET区域中的样本栅顶部形成硬掩膜层形成对样本栅的保护，其步骤与下文基本相同，虽然在本文并没有详尽描述在 P-MOSFET区域中的样本栅顶部形成硬掩膜层及后续的相关步骤，但是本领域技术人员能够根据本发明能够毫无疑义的得出其他的实施方式，因此不再详尽描述。
[0050]参照图4a_4g所示，包括如下步骤:
[0051]首先提供一具有N-M0SFET区域和P-M0SFET区域的半导体衬底100,在衬底100之上沉积有介质层108,位于N-M0SFET上的介质层中108形成第一栅槽，第一栅槽内设置有第一样本栅101A;同样的，位于P-M0SFET上的介质层中108形成第二栅槽，第二栅槽内设置有第二样本栅101B。
[0052]其中，N-M0SFET和P-M0SFET之间均通过浅沟槽(STI) 102进行隔离，浅沟槽102内填充有诸如氧化物之类的绝缘材料。此外，该器件的表面还覆盖有介质层108,且上述的第一、第二栅槽顶部平面与介质层108的顶部平面齐平。本发明是基于gate last工艺做出的改进，具体基于gate last工艺制备出上述器件可采用本领域技术人员所惯用的技术手段，在此不予赘述。
[0053]之后，移除部分第一样本栅101A，制备一层硬掩膜层105覆盖在剩余第一样本栅顶部101A并将第一栅槽完全予以填充。
[0054]具体的，首先旋涂一层光刻胶将器件表面完全进行覆盖，之后进行曝光显影工艺， 移除覆盖在第一区域中的光刻胶，进而将第一样本栅101A进行暴露；采用刻蚀工艺(如干法刻蚀，dry etch)移除部分第一样本栅101A，以降低其高度。沉积一层硬掩膜层105将第一栅槽进行填充并覆盖于器件的表面，之后完全移除位于第二样本栅101B之上的硬掩膜层，同时移除第一样本栅101A之上的一部分硬掩膜层105并在第一样本栅101A之上保留部分硬掩膜层；之后对介质层108进行研磨，移除部分第二样本栅101B和将第一样本栅 101A之上的余下的硬掩膜层105进行部分移除。上述步骤完成后形成图4a所示的结构。
[0055]移除第二栅槽内的第二样本栅101B，并制备一层高K介电层106将第二栅槽暴露的表面进行覆盖，并沉积金属103将第二栅槽完全进行填充，并进行研磨，如图3b-3c所示。 在对金属103进行研磨的过程中，由于第一样本栅101A顶部保留有硬掩膜层，对下方的第一样本栅101A形成了保护作用，避免第一样本栅101A在研磨过程中所形成的损伤。如图 4b_4d所示。
[0056]在研磨完成后，即可通过光刻和刻蚀工艺移除位于第一栅槽内的硬掩膜层105和第一样本栅101A，并填充金属在第一栅槽内制备金属栅。同样的，在第一栅槽内沉积金属之前，先制备高K介电层107将第一栅槽暴露的表面进行覆盖。如图4e-4g所示。
[0057]在此需要说明的是，上述实施例中并不对本发明构成限制，在实际应用中，可对 P-M0SFET区域之上的样本栅进行减薄并在其顶部制备硬掩膜层同时适用，相关实施例中在此不予赘述。
[0058]综上所述，由于本发明采用了以上技术方案，通过移除部分样本栅并在其顶部制备一层硬掩膜层后，之后再进行后续的HKMG工艺，在对沉积的金属进行研磨时，硬掩膜层可有效起到保护下方样本栅的作用，同时也有效避免了在研磨过程中样本栅附近区域容易出现的凹陷，保证了研磨表面的均匀性，并为提升器件性能提供依据。
[0059]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种金属栅制备方法，其特征在于，包括如下步骤:步骤S1、提供一衬底，所述衬底表面覆盖有介质层，所述介质层中形成有第一栅槽和第 二栅槽，所述第一栅槽内设置有第一样本栅，所述第二栅槽内设置有第二样本栅；第一样本栅的高度小于介质层的厚度，第二样本栅的高度等于介质层的厚度；步骤S2、制备一层硬掩膜层覆盖在第一样本栅和第二样本栅的顶部，并将第一栅槽内 位于第一样本栅之上的间隙空间完全予以填充；步骤S3、完全移除位于第二样本栅之上的硬掩膜层，同时移除第一样本栅之上的一部 分硬掩膜层并在第一样本栅之上保留部分硬掩膜层；步骤S4、对所述介质层进行研磨，移除部分第二样本栅并将第一样本栅之上的余下的 硬掩膜层进行部分移除；步骤S5、刻蚀以完全移除第二栅槽内余下的第二样本栅；步骤S6、填充金属至第二栅槽内并进行研磨，籍由第一样本栅之上的残留的硬掩膜层 保障第一样本栅在研磨过程中免受损伤。2.如权利要求1所述的方法，其特征在于，所述第一样本栅位于衬底中一个N-MOSFET 区域之上的介质层中，所述第二样本栅位于衬底中一个P-MOSFET区域之上的介质层中。3.如权利要求1所述的方法，其特征在于，所述第一样本栅位于衬底中一个P-MOSFET 区域之上的介质层中，所述第二样本栅位于衬底中一个N-MOSFET区域之上的介质层中。4.如权利要求2或3所述的方法，其特征在于，所述衬底中的N-MOSFET区域与 P-MOSFET区域之间通过浅沟槽隔离结构进行隔离。5.如权利要求1所述的方法，其特征在于，采用光刻和刻蚀工艺对所述第一样本栅进 行刻蚀，移除部分所述第一样本栅，以使所述第一样本栅的的高度小于所述介质层的厚度。6.如权利要求1所述的方法，其特征在于，所述硬掩膜层为SiN。7.如权利要求1所述的方法，其特征在于，所述介质层为氧化层。8.如权利要求1所述的方法，其特征在于，在步骤S4和步骤S6中，所述研磨均为化学 机械研磨。9.如权利要求1所述的方法，其特征在于，在移除第二样本栅之后，且在填充金属之 前，先制备一层高K介电层覆盖在第二栅槽暴露的表面。10.如权利要求1所述的方法，其特征在于，所述样本栅为多晶硅或无定形碳。
【文档编号】H01L21/28GK105990238SQ201510061913
【公开日】2016年10月5日
【申请日】2015年2月5日
【发明人】赵简, 曹轶宾, 王杭萍
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司