FinFET形成工艺和结构的制作方法
【专利摘要】本发明公开了FinFET以及用于形成FinFET的方法。在方法中，在衬底中形成第一沟槽。然后在第一沟槽中形成第一隔离区。在第一隔离区之间外延生长外延区。通过在所述外延区中进行蚀刻来形成第二沟槽，形成多个鳍。在第二沟槽中形成第二隔离区。一种结构，包括：衬底；位于衬底上的第一鳍；位于第一鳍上方的栅极电介质；以及位于栅极电介质上方的栅电极。第一鳍包括外延层，外延层具有小于1*104cm-3的堆垛层错缺陷密度。
【专利说明】
FinFET形成工艺和结构
技术领域
[0001]本发明涉及集成电路器件，更具体地，涉及FinFET形成工艺和结构。
【背景技术】
[0002]晶体管是现代集成电路的关键部件。为满足越来越快的速度的需求，通常需要晶体管的驱动电流越来越大。由于晶体管的驱动电流通常与晶体管的栅极宽度成正比，所以优选具有较大栅极宽度的晶体管。
[0003]然而，增大栅极宽度与减小半导体器件的尺寸的典型需求相冲突。通常开发鳍式场效应晶体管(FinFET)来解决这一问题。
[0004]FinFET可具有增大的驱动电流但不会占用较大芯片面积的有利特点。然而，通常小尺寸的FinFET晶体管在其生产和制造期间会产生许多问题。
【发明内容】
[0005]为了解决现有技术中存在的问题，本发明提供了一种方法，包括:在衬底中形成第一沟槽；在所述第一沟槽中形成第一隔离区；在所述第一隔离区之间外延生长外延区；将所述外延区蚀刻成多个鳍，所述蚀刻形成第二沟槽；以及在所述第二沟槽中形成第二隔离区。
[0006]在上述方法中，其中，将所述外延区蚀刻成多个鳍还包括:在所述外延区上方形成芯轴；在所述芯轴上共形地沉积介电层；去除所述介电层的水平部分；去除所述芯轴；以及在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽。
[0007]在上述方法中，其中，将所述外延区蚀刻成多个鳍还包括:在所述外延区上方形成芯轴；在所述芯轴上共形地沉积介电层；去除所述介电层的水平部分；去除所述芯轴；以及在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽，其中，在所述外延区上方形成所述芯轴包括:在所述衬底上方沉积芯层；在所述芯层上和所述外延区上方形成光刻胶部分，其中，所述光刻胶部分的宽度小于所述外延区的宽度；以及去除所述芯层的不在所述光刻胶部分之下的部分。
[0008]在上述方法中，其中，还包括从所述多个鳍的每个去除端部。
[0009]在上述方法中，其中，还包括从所述多个鳍的每个去除端部，其中，去除所述多个鳍的每个的端部包括从所述多个鳍的每个去除介于10纳米与I微米之间。
[0010]在上述方法中，其中，在所述第一隔离区之间外延生长所述外延区包括外延生长第一材料，所述第一材料与所述衬底的材料晶格失配。
[0011]在上述方法中，其中，外延生长所述外延区包括在所述衬底上方生长第一晶体层，以及在所述第一晶体层上方生长第二晶体层，所述第一晶体层包括SiGe，所述第二晶体层包括Si。
[0012]根据本发明的另一方面，提供了一种方法，包括:在衬底上形成多个鳍，包括:在所述衬底中形成第一隔离区；在所述第一隔离区之间形成凹槽；在所述凹槽中外延生长外延区；在所述外延区中形成沟槽；以及在所述沟槽中形成第二隔离区；在所述多个鳍上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极。
[0013]在上述方法中，其中，在所述衬底上形成所述多个鳍还包括从所述外延区的一部分去除端部。
[0014]在上述方法中，其中，在所述衬底上形成所述多个鳍还包括从所述外延区的一部分去除端部，其中，从所述外延区去除所述端部包括从所述外延区的所述端部去除介于10纳米与I微米之间。
[0015]在上述方法中，其中，在所述凹槽中外延生长所述外延区包括外延生长材料，所述材料与所述衬底的材料晶格失配。
[0016]在上述方法中，其中，在所述凹槽中外延生长所述外延区包括在所述衬底上方生长第一晶体层，以及在所述第一晶体层上方生长第二晶体层，所述第一晶体层包括SiGe，所述第二晶体层包括Si。
[0017]根据本发明的又一方面，提供了一种结构，包括:衬底，包括第一晶体材料；第一鳍，位于所述衬底上，所述第一鳍包括第一外延层，其中，所述第一鳍的所述第一外延层具有小于l*104cm3的堆垛层错缺陷密度；栅极电介质，位于所述第一鳍上方；以及栅电极，所述栅极电介质上方。
[0018]在上述结构中，其中，所述第一鳍的所述第一外延层与所述第一外延层下面的材料晶格失配。
[0019]在上述结构中，其中，所述第一外延层包括硅锗。
[0020]在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层。
[0021 ] 在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层，其中，所述第二外延层包括SiGe。
[0022]在上述结构中，其中，所述第一鳍还包括设置在所述衬底与所述第一外延层之间的第二外延层，其中，使所述第二外延层弛豫，并且所述第二外延层与所述第一外延层晶格失配。
[0023]在上述结构中，其中，还包括位于所述衬底上的第二鳍。
[0024]在上述结构中，其中，还包括位于所述衬底上的第二鳍，其中，所述第一鳍是N型器件的元件，并且所述第二鳍是P型器件的元件。
【附图说明】
[0025]当结合附图进行阅读时，根据下文的详细描述能够最好地理解本发明的各方面。应该注意，根据本行业的标准做法，各个部件未按照比例绘制。事实上，为了清楚的讨论，可任意地增大或减小各个部件的尺寸。
[0026]图1、图2、图3A、图3B、图4至图8、图9A、图9B、图10、图11A、图11B、图12A、图12B、图13、图14A、图14B和图15至图17是根据一些实施例的制造FinFET的各个阶段的结构的视图。
[0027]图18是根据一些实施例的制造FinFET器件的方法的流程图。
【具体实施方式】
[0028]以下公开提供了用于实施所提供的主题的不同特征的许多不同实施例或实例。为简化本发明，下文中描述部件和配置的具体实例。当然，这些仅仅是举例，并不旨在具有限制性。例如，在接下来的描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件被形成为直接接触的实施例，并且也可包括在第一部件与第二部件之间形成额外的部件以使第一部件与第二部件不直接接触的实施例。另外，本发明可在各个实例中重复参考标号和/或字母。该重复的目的是为了简化和清楚，而且其本身并没有指示所讨论的各个实施例和/或构造之间的关系、
[0029]另外，为易于描述，本文中可能使用空间关系术语，诸如“在..?之下”、“在…下面”、“下面的”、“在…之上”、“上面的”以及类似用语以描述附图中所示的一个元件或部件与另一个(一些)元件或部件之间的关系。空间关系术语旨在包含除附图中所示的定向之外的使用或运行中的器件的不同定向。装置可按其他方式定向(旋转90度或处于其他定向)，并且本文中使用的空间关系描述符也可相应地予以解释。
[0030]根据各个实施例，提供了鳍式场效应晶体管(FinFET)和形成鳍式场效应晶体管(FinFET)的方法。示出了形成FinFET的中间阶段。讨论了实施例的一些变化。尽管方法实施例按照特定的顺序讨论，其他多个方法实施例可按照任何逻辑顺序执行，并且可包括本文中所述的较少或较多的步骤。
[0031]图1、图2、图3A、图4至图8、图9A、图10、图11A、图12A、图14A、图15和图16是根据示例性实施例的在制造FinFET中的中间阶段的截面图。图3B、图9B、图11B、图12B、图13和图14B是在制造FinFET中的中间阶段的自顶向下视图。图17是在后续制造之后的FinFET的不同的截面图。图18是图1至图17中所示的工艺的工艺流程。
[0032]在图1 (图18中的步骤1802)中，在衬底102上图案化第一光刻胶104。衬底102可为块体半导体衬底、绝缘体上半导体(SOI)衬底等，其可进一步为晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料的层，诸如衬底上的掩埋氧化物(Β0Χ)、氧化硅等。衬底102的半导体材料可为:元素半导体，诸如硅、锗等；化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些化合物的组合等；或者类似材料。衬底102可掺杂有P型掺杂剂，诸如硼、铝、镓等；或掺杂有η型掺杂剂，诸如砷、磷等。在所示实施例中，衬底102是块体硅晶圆。在所示实施例中，衬底102包括第一区102Α和第二区102Β。第一区102Α可为η沟道型器件区，诸如用于NMOS器件；并且第二区102Β可为ρ沟道型器件区，诸如用于PMOS器件。
[0033]在所示实施例中，在衬底102上方沉积并图案化第一光刻胶104。第一光刻胶104可包括任何可接受的光刻胶材料，并可例如通过使用旋涂工艺沉积在衬底102的表面上。可利用沉积第一光刻胶104的任何合适的材料和/或方法。一旦已将第一光刻胶104沉积在衬底102上，可通过图案化的中间掩模将第一光刻胶104暴露给能量(例如，光)，以在第一光刻胶104的暴露给能量的那些部分中引起反应。然后，可对第一光刻胶104进行显影，并且可以去除第一光刻胶104的部分以暴露出衬底102的表面。
[0034]在图2(图18中的步骤1804)中，在衬底102中形成第一沟槽区202。在所示实例中，通过实施去除工艺204以去除衬底102被第一光刻胶104暴露的部分来形成第一沟槽区202。去除工艺204可包括使用等离子源和蚀刻剂气体的干蚀刻。蚀刻可为电感耦合等离子体(ICR)蚀刻、变压耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等。第一区102A中的第一凸出部206和第二区102B中的第二凸出部208可以形成在各个相邻的第一沟槽区202之间。一旦已形成第一沟槽区202，可使用合适的去除工艺(诸如等离子体灰化工艺)去除任何剩余的第一光刻胶104。
[0035]在图3A和图3B(图18中的步骤1806)中，在第一沟槽区202中形成绝缘材料，以形成第一隔离区302。绝缘材料可为氧化物，诸如氧化硅、氮化物等或者它们的组合，并且可通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，使绝缘材料转变成诸如氧化物的另一材料的远程等离子体系统中的CVD基材料沉积和后固化)等或者它们的组合形成。可使用由任何可接受的工艺形成的其他绝缘材料。
[0036]可使用平坦化工艺来去除任何过量的绝缘材料。平坦化工艺可为例如化学机械抛光(CMP)或任何其他合适的工艺。该去除可形成共面的第一隔离区302、第一凸出部206和第二凸出部208的顶面。图3B示出图3A中的结构的布局图，示出平坦化表面。图3A中所示的结构的截面图是沿图3B的线A-A观察。
[0037]在图4(图18中的步骤1808)中，通过使第一凸出部206凹进来形成第一凹槽402。可将第一掩模406图案化到衬底102的第二区102B上方，并且然后可以通过去除工艺404使第一凸出部206凹进。第一掩模406可为硬掩模材料，诸如氮化硅、碳氮化硅等或者它们的组合，并且可使用任何可接受的工艺(诸如CVD、等离子体增强化学汽相沉积(PECVD)等)沉积。然后，可在第二区102B上方形成光刻胶层，并且去除工艺可从第一区102A上方去除硬掩模材料的暴露部分。
[0038]在图案化第一掩模406之后，暴露出第一凸出部206。然后，可通过去除工艺404使第一凸出部206凹进。去除工艺404可包括任何可接受的蚀刻工艺，诸如RIE、NBE，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、在硅与第一隔离区302的材料之间具有良好蚀刻选择性的能够蚀刻硅的湿蚀刻剂等、或者它们的组合。蚀刻可为各向同性蚀刻。
[0039]在图5(图18中的步骤1810)中，可在第一凹槽402中形成第一外延区502。在所示实施例中，第一外延区502包括位于第一凸出部206的剩余部分上的第一晶体层504、以及位于第一晶体层504上的第二晶体层506。可例如通过在第一凹槽402中外延生长第一晶体层504和第二晶体层506来形成第一晶体层504和第二晶体层506。在各个实施例中，第一晶体层504和第二晶体层506的材料可包括硅、锗、硅锗、碳化硅、II1-V族化合物半导体、I1-VI族化合物半导体等。例如，II1-V族化合物半导体包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、Al Sb、AlP、GaP 等。可使用金属有机 CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或者它们的组合来形成第一晶体层504和第二晶体层506。
[0040]可对第二晶体层506施加应变，这可增加随后形成的器件中的载流子迀移率。在所示实施例中，可在第一区102A中形成η沟道型器件，因此，可在第二晶体层506中引起拉伸应变。可通过例如第二晶体层506与相邻的下层材料之间的晶格失配来引起第二晶体层506中的应变，相邻的下层材料在所示实施例中为第一晶体层504。第一晶体层504可作为缓冲层，并可能经受塑性和/或弹性弛豫。在所示实施例中，第一晶体层504是SiGe，且第二晶体层506是Si，第二晶体层506可受到拉伸应变。
[0041]在一些实施例中，然后可实施平坦化工艺(诸如CMP)，以使第一外延区502和第一隔离区302的顶部平坦化。平坦化工艺还可去除第一掩模406。
[0042]在图6(图18中的步骤1812)中，通过使第二凸出部208凹进来形成第二凹槽602。可将第二掩模606图案化到衬底102的第一区102A上方，并且然后可通过去除工艺604使第二凸出部208凹进。第二掩模606可为硬掩模材料，诸如氮化硅、碳氮化硅等或者它们的组合，并且可使用任何可接受的工艺(诸如CVD、PECVD等)沉积。然后，可在第一区102A上方形成光刻胶层，并且去除工艺可从第二区102B上方去除硬掩模材料的暴露部分。
[0043]在图案化第二掩模606之后，暴露出第二凸出部208。然后，可通过去除工艺604使第二凸出部208凹进。去除工艺604可包括任何可接受的蚀刻工艺，诸如RIE、NBE，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、在硅与第一隔离区302的材料之间具有良好蚀刻选择性的能够蚀刻硅的湿蚀刻剂等、或者它们的组合。蚀刻可为各向同性蚀刻。
[0044]在图7(图18中的步骤1814)中，可在第二凹槽602中形成第二外延区702。在所示实施例中，第二外延区702包括位于第二凸出部208的剩余部分上的第三晶体层704。可例如通过在第二凹槽602中外延生长第三晶体层704来形成第三晶体层704。在各个实施例中，第三晶体层704的材料包括硅、锗、硅锗、碳化硅、II1-V族化合物半导体、I1-VI族化合物半导体等。例如，II1-V族半导体包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、Al Sb、AlP、GaP等。可使用金属有机CVD (MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或者它们的组合来形成第三晶体层704。
[0045]可对第三晶体层704施加应变，这可增加随后形成的器件中的载流子迀移率。在所示实施例中，可在第二区102B中形成ρ沟道型器件，因此，可在第三晶体层704中引起压缩应变。可通过例如第三晶体层704与相邻的下层材料之间的晶格失配来引起第三晶体层704中的应变，相邻的下层材料在所示实施例中为第二凸出部208。在所示实施例中，第三晶体层704是SiGe，其可受到压缩应变。
[0046]在一些实施例中，然后可实施平坦化工艺(诸如CMP)，以使第二外延区702和第一隔离区302的顶部平坦化。平坦化工艺还可去除第二掩模606。
[0047]在图8(图18中的步骤1816)中，在衬底102的第一区102A和衬底102的第二区102B上方形成芯层802。芯层802可覆盖第一隔离区302、第一外延区502和第二外延区702。芯层802可为诸如多晶硅、氮化硅、氧化硅等、或者它们的组合的材料，并且可使用诸如CVD、PECVD等的工艺形成。
[0048]在形成芯层802之后，可在芯层802上方沉积并图案化第二光刻胶804。第二光刻胶804可包括任何可接受的光刻胶材料，并且可例如通过使用旋涂工艺沉积在芯层802的表面上。可利用沉积第二光刻胶804的任何合适的材料和/或方法。一旦已将第二光刻胶804沉积在芯层802上，可通过图案化的中间掩模将第二光刻胶804暴露给能量(例如，光)，以在第二光刻胶804的暴露给能量的那些部分中引起反应。然后，可对第二光刻胶804进行显影，并且可去除第二光刻胶804的部分以暴露出芯层802的表面。在一些实施例中，第二光刻胶804的各个图案的宽度小于第一外延区502和第二外延区702的宽度。
[0049]在图9A和图9B (图18中的持续步骤1816)中，通过去除工艺904 (由图9A中的箭头指示)在第一外延区502和第二外延区702上方形成芯轴902。在一些实施例中，去除工艺904可蚀刻进芯层802内，并形成芯轴902。去除工艺904可去除芯层802的被第二光刻胶804暴露的所有部分。在一些实施例中，去除工艺904可为可接受的各向异性蚀刻工艺，例如，RIE、TCP等。芯层802的剩余部分形成芯轴902。
[0050]图9B示出图9A中的结构的布局图，示出芯轴902。图9A中所示的结构的截面图是沿图9B中的线A-A观察。在所示实施例中，芯轴902位于第一外延区502和第二外延区702上方。如图9B中所示，芯轴902可延伸到第一隔离区302上方。芯轴902未完全覆盖第一外延区502或第二外延区702，并且外延区的部分仍可在每个芯轴902的一侧或多侧保持暴露。例如，芯轴902可具有第一宽度W1，该第一宽度^小于第二外延区702的第二宽度w2。第二宽度W2与第一宽度w丨之差Δ可介于大约7nm和大约15nm之间。第一外延区502和第二外延区702的每个横向暴露部分的宽度(例如，图9A的截面图的平面内的宽度)可为差值A的一半。
[0051]在图10(图18中的步骤1818)中，介电层1002共形地形成在芯轴902上方。在一些实施例中，介电层1002覆盖芯轴902的顶面和侧壁。介电层1002可为一种或多种合适的介电材料，诸如氧化硅、氮化硅、碳氮化硅、氮氧化硅、它们的组合等。可使用任何合适的工艺(诸如原子层沉积(ALD)、CVD等)来沉积介电层1002。介电层1002的竖直区段可为第三宽度W3，第三宽度《3介于大约7nm和大约15nm之间。在一些实施例中，介电层1002的竖直区段可延伸到第一隔离区302上方。第三宽度《3可大于图9A和图9B中所讨论的差值A的一半。
[0052]在图1lA和图1lB (图18中的步骤1820)中，通过去除介电层1002的水平部分和芯轴902来形成鳍掩模1102。可使用去除工艺1104(诸如可接受的各向异性蚀刻工艺，例如，RIE、TCP等)来去除介电层1002的水平部分。介电层1002的竖直部分保留，从而形成鳍掩模1102，其宽度大致等于介电层1002的竖直部分的宽度，例如，第三宽度w3。随后，可使用对芯轴902的材料具有选择性的蚀刻来去除芯轴902。
[0053]图1lB示出图1lA中的结构的布局图，示出鳍掩模1102。图1lA中所示的结构的截面图是沿图1lB中的线A-A观察。在所示实施例中，鳍掩模1102覆盖第一外延区502、第二外延区702和第一隔离区302的部分。
[0054]在一些实施例中，鳍掩模1102可形成部分地覆盖第一外延区502和/或第二外延区702的图案。在一些实施例中，在第一外延区502和/或第二外延区702上方形成不止一个鳍掩模1102。在一些实施例中，外延区502和702的边缘可与鳍掩模1102的各个侧壁大体上对准。在后续蚀刻期间，鳍掩模1102可作为第一外延区502和/或第二外延区702上方的掩模。
[0055]在图12A和图12B(图18中的步骤1822)中，形成第二沟槽区1202。可通过去除工艺1204形成第二沟槽区1202。去除工艺1204可包括任何各向异性蚀刻工艺，诸如RIE、NBE、TMAH、NH4OH等、或者它们的组合。
[0056]形成第二沟槽区1202还导致形成第一鳍1206和第二鳍1208。在一些实施例中，去除工艺1204蚀刻进第一外延区502和/或第二外延区702内，以去除被鳍掩模1102暴露的部分。因而，在一些实施例中，每个第一鳍1206和第二鳍1208的宽度均可大体上等于鳍掩模1102的宽度，例如，第三宽度W3。在一些实施例中，由于鳍掩模1102部分地位于第一隔离区302上方，所以第一鳍1206和第二鳍1208的宽度可小于第三宽度w3。在去除工艺1204之后，可去除任何剩余的鳍掩模1102。
[0057]图12B示出图12A中的结构的布局图，示出第二沟槽区1202。图12A中所示的结构的截面图是沿图12B中的线A-A观察。
[0058]图13示出端部切割工艺之后的结构的布局图。在图13(图18中的步骤1824)中，通过端部切割工艺1302去除第一鳍1206和第二鳍1208的端部以及可能的第一隔离区302的一些部分。端部切割工艺1302可从鳍的每个端部去除鳍的一部分，该部分具有介于数十纳米到数微米之间(诸如，介于大约10纳米到大约I微米之间)的长度Li。在一些实施例中，外延生长结构的边缘可能包含缺陷，诸如堆垛层错。端部切割工艺1302可从第一鳍1206和第二鳍1208的端部去除那些缺陷。端部切割工艺1302可使用可接受的光刻和去除工艺。可在第一隔离区302和鳍1206和1208的顶面上形成光刻胶层，并且如图中所示，然后去除工艺可去除鳍1206和1208的暴露端部以及第一隔离区302的暴露部分。去除工艺可包括可接受的各向同性蚀刻，例如，RIE、TCP等。在去除工艺之后，然后可去除剩余的光刻胶层。
[0059]在图14A和图14B(图18中的步骤1826)中，在第二沟槽区1202以及图13中已去除第一隔离区302的其他区域中形成绝缘材料，以形成第二隔离区1402。绝缘材料可为氧化物，诸如氧化硅、氮化物等或者它们的组合，并且可通过低温工艺(诸如等离子体增强原子层沉积(PEALD)等)形成。可使用由任何可接受工艺形成的其他绝缘材料。然后，可实施平坦化工艺(诸如CMP)来使第二隔离区1402的顶面与第一鳍1206、第二鳍1208和第一隔离区302的顶部平坦化。
[0060]在图15 (图18中的步骤1828)中，使第一隔离区302和第二隔离区1402凹进，以使第一鳍1206和第二鳍1208从相邻的隔离区302和1402之间凸出。可使用可接受的蚀刻工艺(诸如，对隔离区的材料具有选择性的工艺)使第一隔离区302和第二隔离区1402凹进。例如，可使用化学氧化物去除，其使用东电电子公司CERTAS或应用材料公司SICONI工具或稀氢氟酸。
[0061]图16和图17示出后续加工的方面，诸如在形成场效应晶体管(FET)中。这些附图示出可称为前栅极工艺的工艺。本领域普通技术人员将易于理解对后栅极工艺或替换栅极工艺进行的更改，它们涵盖在各个实施例中。
[0062]在图16 (图18中的步骤1830)中，在鳍1206和1208上形成栅极介电层1602A和1602B以及栅电极1604A和1604B。栅极介电层1602A和1602B共形地沉积在诸如第一鳍1206和第二鳍1208的顶面和侧壁上、以及第一隔离区302和第二隔离区1402的顶面上。根据一些实施例，栅极介电层1602A和1602B包括氧化娃、氮化娃或者它们的多层。在其他实施例中，栅极介电层1602A和1602B包括高k介电材料，并且在这些实施例中，栅极介电层1602可具有大于大约7.0的k值，并且可包括Hf、Al、Zr、La、Mg、Ba、T1、Pb的金属氧化物或硅酸盐、以及它们的组合。栅极介电层1602A和1602B的形成方法可包括分子束沉积(MBD)、ALD、PECVD 等。
[0063]其次，在栅极介电层1602A和1602B上方沉积栅电极1604A和1604B。栅电极1604A和1604B可包括诸如多晶硅、金属、以及含金属材料导电材料，诸如TiN、TaN, TaC、Co、Ru、Al、它们的组合、或者它们的多层。在沉积栅电极1604A和1604B之后，可实施CMP来对栅电极1604A和1604B的材料进行平坦化。一旦沉积和平坦化，可通过使用可接受的各向同性蚀刻工艺(诸如RIE、TCP等)形成掩模并且图案化栅电极1604A和1604B以及栅极介电层1602A和1602B来形成栅极。因此，所产生的栅电极1604A和1604B以及栅极介电层1602A和1602B的材料的剩余部分形成所产生的FinFET上的栅极。
[0064]图17示出在进一步加工之后的与图16中的截面图垂直的结构的截面图。图17 中指示前面附图的A-A截面。在图17 (图18中的步骤1832至1838)中，可邻接图案化的栅极介电层1602A和栅电极1604A形成栅极间隔件1702。可通过共形地沉积材料并且随后对该材料进行各向异性蚀刻来形成栅极间隔件1702。栅极间隔件1702的材料可为氮化硅、SiCN、它们的组合等。
[0065]然后在第一鳍1206中形成外延源极/漏极区1704。形成外延源极/漏极区1704， 以使栅极介电层1602A和栅电极1604A设置在外延源极/漏极区1704的各个相邻对之间。 可通过掩蔽第二区120B (例如，PM0S区)并且蚀刻第一鳍1206的源极/漏极区而在第一区 102A(例如，NM0S区)中形成外延源极/漏极区1704。然后在凹槽中外延生长外延源极/ 漏极区1704。外延源极/漏极区1704可包括任何可接受的材料，诸如适合于n型FinFET 的材料。例如，外延源极/漏极区1704可包括硅、SiC、SiCP等。外延源极/漏极区1704 可具有从第一鳍206的各个表面凸出的表面，并且可具有小平面。
[0066]然后，可共形地形成蚀刻停止层(未示出)。可通过共形地沉积与紧邻的上覆材料和紧邻的下层材料具有不同蚀刻选择性的材料来形成蚀刻停止层。蚀刻停止层的材料可为氮化硅、SiCN、它们的组合等。然后形成层间介电层(ILD) 1706。ILD 1706可由介电材料形成，诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等，并且可使用任何合适的方法沉积，诸如化学汽相沉积(CVD)和等离子体增强 CVD (PECVD)。
[0067]然后，贯穿ILD1706和蚀刻停止层(如果存在)形成至外延源极/漏极区1704的接触件1708。可使用可接受的光刻和蚀刻技术来形成开口。一旦形成开口，然后可在开口中沉积接触材料。可实施平坦化工艺(诸如CMP)以从ILD 1706的表面去除多余的接触材料。可将接触件1708物理连接和电连接至外延源极/漏极区1704。
[0068]尽管已经讨论了在第一区102A中形成n型器件，诸如n型FinFET，所属领域的普通技术人员将容易地理解如何按类似的方式例如在衬底102的第二区102B中形成p型器件，诸如P型FinFET。另外，所属领域的普通技术人员将容易地理解此处可能已经省略的关于形成的其他细节，诸如掺杂合适的组分。
[0069]尽管未明确地显示，所属领域的普通技术人员将容易地理解，可在图17中的结构上实施进一步的加工步骤。例如，可在ILD上方形成邻接ILD的蚀刻停止层。可在蚀刻停止层上方形成金属间介电层(IMD)以及它们的相应金属化。
[0070]实施例可实现优点。通过在沟槽中生长外延区，并且然后对外延区进行蚀刻以形成鳍，在形成栅极之前可较好地控制所产生的鳍的宽度。另外，通过如上所讨论的外延生长沟道，可降低成本。通过在沟槽中生长外延区，还可减小弯曲的风险。
[0071]生长外延区可能在外延区与含氧化物区(诸如隔离区)之间的界面处导致缺陷。 这些缺陷可能是晶体结构缺陷，诸如晶体结构中的堆垛层错。当外延区在较小沟槽中生长时，更可能形成这些缺陷，因为在外延生长之前，较小沟槽可能难以有效清洁。通过蚀刻沟槽来生长外延区和形成鳍可允许鳍不用在较小、不清洁的沟槽中生长它们的情况下形成。
[0072]另外，通过首先形成外延区，然后通过蚀刻沟槽进外延区内来形成鳍，所产生的鳍的一些侧壁将包括在外延生长之时没有与氧化物接合的外延材料。另外，通过实施端部切害J，可去除在外延生长期间与氧化物接合的更多表面。通过前一方法形成的鳍的缺陷密度可能比一些实施例大。在后段加工期间这些缺陷会加剧，导致所产生的器件的品质较低。根据一些实施例，通过在外延区中蚀刻沟槽并实施端部切割形成的鳍(诸如鳍1206和1208， 并且更具体而言，第一鳍1206中的第二晶体层506的部分和第二鳍1208中的第三晶体层 704的部分)可能具有密度小于105cm 3 (诸如小于104cm 3,如介于103cm 3与10 4cm 3之间) 的堆垛层错缺陷。
[0073]根据实施例，一种方法包括:在衬底中形成第一沟槽；在该第一沟槽中形成第一隔离区；在第一隔离区之间外延生长外延区；将外延区蚀刻成多个鳍，该蚀刻形成第二沟槽；以及在第二沟槽中形成第二隔离区。
[0074]根据另一个实施例，一种方法包括:在衬底上形成多个鳍，在多个鳍上方形成栅极介电层，以及在栅极介电层上方形成栅电极。形成多个鳍包括在衬底中形成第一隔离区，在第一隔离区之间形成凹槽，在凹槽中外延生长外延区，在外延区中形成沟槽，以及在沟槽中形成第二隔离区。
[0075]根据再一个实施例，一种结构包括衬底、位于衬底上的第一鳍、位于第一鳍上方的栅极电介质以及位于栅极电介质上方的栅电极。衬底包括第一晶体材料。第一鳍包括第一外延层，该第一外延层具有小于l*l〇4cm 3的堆垛层错缺陷密度。
[0076]上述内容概要描述了多个实施例的特征，以使所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应理解，他们可以容易地使用本发明作为设计或修改其他工艺和结构的依据，以实施本文中介绍的实施例的相同目的和/或实现相同的优点。所属领域的技术人员还应认识到，所述等同构造不背离本发明的精神和范围，并且他们可进行各种变化、替代和更改，而不背离本发明的精神和范围。
【主权项】
1.一种方法，包括: 在衬底中形成第一沟槽； 在所述第一沟槽中形成第一隔离区； 在所述第一隔离区之间外延生长外延区； 将所述外延区蚀刻成多个鳍，所述蚀刻形成第二沟槽；以及 在所述第二沟槽中形成第二隔离区。2.根据权利要求1所述的方法，其中，将所述外延区蚀刻成多个鳍还包括: 在所述外延区上方形成芯轴； 在所述芯轴上共形地沉积介电层； 去除所述介电层的水平部分； 去除所述芯轴；以及 在所述介电层的竖直部分之间的所述外延区中蚀刻所述第二沟槽。3.根据权利要求2所述的方法，其中，在所述外延区上方形成所述芯轴包括: 在所述衬底上方沉积芯层； 在所述芯层上和所述外延区上方形成光刻胶部分，其中，所述光刻胶部分的宽度小于所述外延区的宽度；以及 去除所述芯层的不在所述光刻胶部分之下的部分。4.根据权利要求1所述的方法，还包括从所述多个鳍的每个去除端部。5.根据权利要求4所述的方法，其中，去除所述多个鳍的每个的端部包括从所述多个鳍的每个去除介于10纳米与I微米之间。6.根据权利要求1所述的方法，其中，在所述第一隔离区之间外延生长所述外延区包括外延生长第一材料，所述第一材料与所述衬底的材料晶格失配。7.根据权利要求1所述的方法，其中，外延生长所述外延区包括在所述衬底上方生长第一晶体层，以及在所述第一晶体层上方生长第二晶体层，所述第一晶体层包括SiGe，所述第二晶体层包括Si。8.一种方法，包括: 在衬底上形成多个鳍，包括: 在所述衬底中形成第一隔离区； 在所述第一隔离区之间形成凹槽； 在所述凹槽中外延生长外延区； 在所述外延区中形成沟槽；以及 在所述沟槽中形成第二隔离区； 在所述多个鳍上方形成栅极介电层；以及 在所述栅极介电层上方形成栅电极。9.根据权利要求8所述的方法，其中，在所述衬底上形成所述多个鳍还包括从所述外延区的一部分去除端部。10.一种结构，包括: 衬底，包括第一晶体材料； 第一鳍，位于所述衬底上，所述第一鳍包括第一外延层，其中，所述第一鳍的所述第一外延层具有小于l*104cm3的堆垛层错缺陷密度； 栅极电介质，位于所述第一鳍上方；以及 栅电极，所述栅极电介质上方。
【文档编号】H01L27/092GK105990233SQ201510046970
【公开日】2016年10月5日
【申请日】2015年1月29日
【发明人】温宗尧, 杨世海, 王圣祯
【申请人】台湾积体电路制造股份有限公司