半导体器件和制造半导体器件的方法

半导体器件和制造半导体器件的方法
【专利摘要】本发明提供了一种半导体器件以及制造半导体器件的方法。所述半导体器件包括半导体衬底上的至少一个第一栅极结构和至少一个第二栅极结构。所述至少一个第一栅极结构具有在第一方向上延伸的平坦上表面和在垂直于第一方向的第二方向上的第一宽度。所述至少一个第二栅极结构具有在第一方向上延伸的凸上表面和在第二方向上的第二宽度，第二宽度大于第一宽度。
【专利说明】半导体器件和制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2015年3月17日在韩国知识产权局提交的韩国专利申请N0.10-2015-0036761的权益，该申请的公开以引用方式并入本文中。
技术领域
[0003]本发明构思的示例实施例涉及一种半导体器件，具体地，涉及一种包括栅极结构的半导体器件和制造该半导体器件的方法。
【背景技术】
[0004]利用多晶硅的金属氧化物半导体(MOS)晶体管广泛已知作为栅电极的示例。多晶硅在相对高温下比大多数金属更耐用，从而多晶硅以及源极和漏极区可在相对高温下退火。多晶硅可在完成栅极图案化之后用于形成自对准源极和漏极结构。然而，因为多晶硅与大多数金属材料相比具有相对高的电阻，所以多晶硅栅电极的操作速度比金属栅电极的操作速度更慢。作为补偿多晶硅的相对高的电阻的方法，可使用将多晶硅栅电极替换为金属栅电极的方法。可利用置换金属栅极(RMG)工艺执行这种方法。在多晶硅存在于半导体衬底上时，可执行相对高温的工艺，然后，可通过去除多晶硅并将其替换为金属来形成金属栅极。

【发明内容】

[0005]本发明构思的示例实施例提供了一种具有改进的操作性能的半导体器件以及一种制造该半导体器件的方法。
[0006]根据本发明构思的示例实施例，一种半导体器件包括:半导体衬底上的至少一个第一栅极结构，所述至少一个第一栅极结构具有在第一方向上延伸的平坦上表面，并且具有在垂直于第一方向的第二方向上的第一宽度；以及半导体衬底上的至少一个第二栅极结构，所述至少一个第二栅极结构具有在第一方向上延伸的凸上表面，并且具有在第二方向上的第二宽度，第二宽度大于第一宽度。
[0007]根据本发明构思的示例实施例，一种半导体器件包括:半导体衬底，其限定了第一区和第二区；至少第一鳍和第二鳍，其从半导体衬底突出，所述至少第一鳍和第二鳍在第一方向上延伸;至少一个第一栅极结构，其位于半导体衬底的第一区上，并且覆盖第一鳍的上表面和侧表面，所述至少一个第一栅极结构具有在垂直于第一方向的第二方向上延伸的平坦上表面并且具有在第一方向上的第一宽度；以及至少一个第二栅极结构，其位于半导体衬底的第二区上，并且覆盖第二鳍的上表面和侧表面，所述至少一个第二栅极结构具有在垂直于第一方向的第二方向上延伸的凸上表面并且具有在第一方向上的大于第一宽度的第二宽度。
[0008]根据本发明构思的示例实施例，一种制造半导体器件的方法，所述方法包括步骤:在半导体衬底上形成在第一方向上延伸的多个伪栅极结构，所述多个伪栅极结构中的每一个包括伪栅极绝缘膜和伪栅电极;在所述多个伪栅极结构的侧壁上形成间隔件;形成覆盖半导体衬底的层间绝缘膜;将层间绝缘膜平面化，以使得所述多个伪栅极结构的上表面暴露出来;去除所述多个伪栅极结构;在层间绝缘膜上和在半导体衬底的去除了所述多个伪栅极结构的部分上形成第一绝缘膜和金属膜;以及通过将第一绝缘膜和金属膜平面化以暴露出层间绝缘膜的上表面来形成多个栅极结构，所述多个栅极结构中的每一个包括栅极绝缘膜和金属栅电极，所述多个栅极结构包括:至少一个第一栅极结构，其具有平坦上表面，所述至少一个第一栅极结构具有在垂直于第一方向的第二方向上的第一宽度，以及至少一个第二栅极结构，其具有凸上表面，所述至少一个第二栅极结构具有在第二方向上的大于第一宽度的第二宽度。
[0009]根据本发明构思的示例实施例，一种制造半导体器件的方法，所述方法包括步骤:蚀刻半导体衬底的一部分以形成沟槽;在沟槽之间形成从半导体衬底突出的突起结构，所述突起结构在第一方向上延伸;通过将沟槽的一部分填充绝缘材料来形成器件隔离膜;形成对应于突起结构的上部的至少一个鳍，所述至少一个鳍从器件隔离膜突出；以及形成覆盖半导体衬底、器件隔离膜和所述至少一个鳍的一部分的多个栅极结构，所述多个栅极结构在垂直于第一方向的第二方向上延伸，并且所述多个栅极结构中的每一个包括栅极绝缘膜和金属栅电极，所述多个栅极结构包括:至少一个第一栅极结构，其具有平坦上表面，所述至少一个第一栅极结构具有在第一方向上的第一宽度，以及至少一个第二栅极结构，其具有凸上表面，所述至少一个第二栅极结构具有在第一方向上的大于第一宽度的第二宽度。
[0010]根据本发明构思的示例实施例，一种半导体器件包括:半导体衬底，其包括第一区和第二区；以及半导体衬底上的至少两个栅极结构，所述至少两个栅极结构包括:第一区中的至少一个第一栅极结构，所述至少一个第一栅极结构具有在第一方向上延伸的平坦上表面，并且具有在垂直于第一方向的第二方向上的第一宽度，以及第二区中的第二栅极结构，该第二栅极结构具有在第一方向上延伸的凸上表面，并且具有在第二方向上的第二宽度，所述第二宽度是第一宽度的至少两倍。
【附图说明】
[0011]通过以下结合附图进行的详细描述，将更加清楚地理解本发明构思的示例实施例，其中:
[0012]图1是示出根据示例实施例的半导体器件的示意性平面图；
[0013]图2是沿着图1的半导体器件的线Ι-Γ截取的剖视图；
[0014]图3是示出图2的半导体器件的部分Ml的放大图；
[0015]图4至图8是示出根据示例实施例的对应于图2的半导体器件的剖视图的半导体器件的剖视图；
[0016]图9是示出根据示例实施例的半导体器件的透视图；
[0017]图10是沿着图9的半导体器件的线ΙΙ-ΙΓ截取的剖视图；
[0018]图11是沿着图9的半导体器件的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图；
[0019]图12是示出图1O的半导体器件的部分M2的放大图；
[0020]图13是示出根据示例实施例的对应于图10的半导体器件的剖视图的半导体器件的剖视图；
[0021]图14和图15是分别示出根据示例实施例的对应于图10和图11的半导体器件的剖视图的半导体器件的剖视图；
[0022]图16和图17分别是用于描述根据示例实施例的半导体器件的电路图和布局图；
[0023]图18和图19是分别示出包括根据示例实施例的半导体器件的电子系统的框图；
[0024]图20和图21是示出可应用于根据示例实施例的半导体器件的示例电子系统的示意图；
[0025]图22A至图22F是用于描述根据示例实施例的制造图1至图3的半导体器件的方法的剖视图；
[0026]图23A和图23B是用于描述根据示例实施例的制造图4的半导体器件的方法的剖视图；
[0027]图24A至图24D是用于描述根据示例实施例的制造图8的半导体器件的方法的剖视图；
[0028]图25A至图25G是用于描述根据示例实施例的制造图9至图12的半导体器件的方法的剖视图，其对应于沿着图9的半导体器件的线ΙΙ-ΙΓ截取的剖视图；以及
[0029]图26A至图26G是用于描述根据示例实施例的制造图9至图12的半导体器件的方法的剖视图，其对应于沿着图9的半导体器件的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图。
【具体实施方式】
[0030]现在，将参照示出了本发明构思的元件的附图在下文中更加完全地描述本发明构思。
[0031]然而，本发明构思可按照许多不同形式实现并且不应理解为限于本文阐述的示例实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域普通技术人员之一。
[0032]应该理解，当将一个元件称作“位于”另一元件“上”时，所述一个元件可直接位于所述另一元件上，或者也可在它们之间存在中间元件。相似地，应该理解，当将一个元件称作“连接至”另一元件时，所述一个元件可“直接连接至”所述另一元件，或者也可在它们之间存在中间元件。为了便于描述和清楚起见，会夸大附图中的元件的结构或大小，并且省略了附图中的与【具体实施方式】无关的部件。相同的附图标记始终指代相同的元件。本文使用的术语仅是为了描述示例实施例，而不旨在限制示例实施例。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。当诸如“……中的至少一个”的表达出现于元件的列表之后时，其修饰元件的整个列表而不修饰列表中的单独的元件。
[0033]应该理解，虽然本文中可使用术语例如第一、第二、第三等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层和/或部分与另一元件、组件、区、层和/或部分区分开。例如，第一元件、第一组件、第一区、第一层和/或第一部分可被称作第二元件、第二组件、第二区、第二层和/或第二部分，而不脱离示例性实施例的教导。
[0034]为了易于描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语来描述附图中所示的一个组件和/或特征与另一个(一些)组件和/或特征的关系。应该理解，所述空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。
[0035]本文所用的术语仅是为了描述特定示例实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0036]本文参照作为理想示例实施例(和中间结构)的示意图的剖视图描述示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例实施例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且它们的形状不旨在限制示例实施例的范围。
[0037]除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化地或过于正式的含义解释它们。
[0038]图1是示出根据示例实施例的半导体器件100的示意性平面图。图2是沿着图1的半导体器件100的线Ι-Γ截取的剖视图。图3是示出图2的半导体器件100的部分Ml的放大图。
[0039]参照图1至图3，示例实施例的半导体器件100可包括半导体衬底101、栅极结构11 Oa和11 Ob以及层间绝缘膜120a和120b。
[0040]半导体衬底101可包括第一区A和第二区B。可通过半导体衬底101上的器件隔离膜105a和105b限定在第一方向(X方向)上延伸的有源区ACT。在第二方向(y方向)上延伸的第一栅极结构IlOa可布置在第一区A中。在第二方向(y方向)上延伸的第二栅极结构IlOb可布置在第二区B中。
[0041 ]同时，虽然在图1中有源区ACT布置为与栅极结构I 1a和I 1b垂直地交叉，但是有源区ACT与栅极结构IlOa和IlOb可以不垂直的角度彼此交叉。虽然在图1中，一个有源区ACT与栅极结构IlOa和IlOb交叉，但是多个有源区ACT可与栅极结构IlOa和IlOb交叉。此外，第一区A的有源区ACT和第二区B的有源区ACT在第一方向(X方向)上延伸，但是它们可在不同方向上延伸。第一区A的有源区ACT和第二区B的有源区ACT在第二方向(y方向)上具有相同宽度，但是它们可在第二方向(y方向)上具有不同宽度。
[0042]半导体衬底101可基于硅体晶圆或绝缘体上硅(SOI)晶圆。半导体衬底101的材料不限于硅。例如，半导体衬底101可包括例如锗(Ge)的IV族半导体、例如硅锗(SiGe)或碳化硅(S i C)的I V-1V族化合物半导体或者例如砷化镓(GaAs)、砷化铟(InAs)或磷化铟(I nP)的II1-V族化合物半导体。半导体衬底101可基于SiGe晶圆、外延晶圆、抛光晶圆和/或退火晶圆。
[0043]半导体衬底101可为P型衬底或η型衬底。例如，半导体衬底101可为包括P型杂质离子的P型衬底，或者包括η型杂质离子的η型衬底。同时，如上所述，半导体衬底101可包括通过其上部上的例如浅沟槽隔离(STI)的器件隔离膜105a和105b限定的有源区ACT。有源区ACT可包括通过将杂质离子(即掺杂物)以相对高的浓度注入至半导体衬底101中形成的杂质区。例如，有源区ACT可包括通过将大于lE20/cm3的掺杂物注入至半导体衬底101中形成的源极/漏极区107a和107b。
[0044]器件隔离膜105a和105b可形成为具有包围有源区ACT的结构，作为限定有源区ACT的区。器件隔离膜105a和105b可布置在各有源区ACT之间，并且将各有源区ACT电隔离。器件隔离膜105a和105b可包括布置在第一区A中的第一器件隔离膜105a和布置在第二区B中的第二器件隔离膜105b。例如，器件隔离膜105a和105b可包括二氧化硅膜、氮化硅膜、氧氮化硅膜和它们的组合中的至少一个。
[0045]栅极结构IlOa和IlOb可在半导体衬底101上在第二方向(y方向)上与有源区ACT交叉地延伸，并且可通过层间绝缘膜120a和120b在第一方向(X方向)上彼此间隔开。栅极结构IlOa和IlOb可包括布置在第一区A中的第一栅极结构IlOa和布置在第二区B中的第二栅极结构110b。层间绝缘膜120a和120b可包括布置在第一区A中的第一层间绝缘膜120a和布置在第二区B中的第二层间绝缘膜120b。同时，间隔件130a和130b可布置在栅极结构IlOa和IlOb与层间绝缘膜120a和120b之间。间隔件130a和130b可包括布置在第一区A中的第一间隔件130a和布置在第二区B中的第二间隔件130b。间隔件130a和130b包括在层间绝缘膜120a和120b中，并且在图1中未分离示出。
[0046]同时，当元件在下面未清楚区分为第一元件和第二元件时，带有参考标号“a”的元件可表示形成在第一区A中的结构，带有参考标号“b”的元件可表示形成在第二区B中的结构。
[0047]例如，层间绝缘膜120a和120b以及间隔件130a和130b可形成为包括二氧化硅膜、氮化硅膜、氧氮化硅膜和它们的组合中的至少一个。层间绝缘膜120a和120b以及间隔件130a和130b可由具有不同的蚀刻选择性的材料形成。例如，当层间绝缘膜120a和120b形成为二氧化硅膜时，间隔件130a和130b可形成为氮化硅膜。
[0048]栅极结构IlOa和IlOb可包括栅极绝缘膜112a和112b以及金属栅电极114a和114b。栅极结构IlOa和IlOb可区分为布置在第一区A中的第一栅极结构IlOa和布置在第二区B中的第二栅极结构110b。
[0049]栅极绝缘膜112a和112b可布置在金属栅电极114a和114b与有源区ACT之间，并且可由选自二氧化硅膜、氮化硅膜、氧氮化硅膜、氧化物/氮化物/氧化物(ONO)和介电常数比二氧化硅膜的介电常数更高的高k介电膜中的至少一个形成。例如，栅极绝缘膜112a和112b的介电常数可在约10至约25的范围内。
[0050]针对特定示例，栅极绝缘膜112a和112b可由金属氧化物(例如，二氧化铪(HfO2)、二氧化锆(Zr02)、二氧化钛(T12)和三氧化二铝(A1203))、它们的硅酸盐或它们的铝酸盐形成。栅极绝缘膜112a和112b可由金属氧氮化物(例如，氧氮化铝(AlON)、氧氮化锆(ZrON)、氧氮化铪(HfON)、氧氮化镧(LaON)和氧氮化钇(YON))、它们的硅酸盐或它们的铝酸盐形成。此外，栅极绝缘膜112a和112b可由钙钛矿型氧化物、铌酸盐或钽铁矿系材料、钨青铜系材料或双层钙钛矿系材料形成。
[0051]可利用各种沉积方法形成栅极绝缘膜112a和112b，所述方法例如化学气相沉积(CVD)、低压CVD(LPCVD)、大气压CVD(APCVD)、低温CVD(LTCVD)、等离子体增强的CVD(PECVD)、原子层CVD(ALCVD)、原子层沉积(ALD)或物理气相沉积(PVD)。同时，栅极绝缘膜112a和112b不仅可形成在金属栅电极114a和114b与有源区ACT之间，而且可形成在间隔件130a和130b与金属栅电极114a和114b之间，如图所示。
[0052]金属栅电极114a和114b可形成为一个金属膜或至少两个金属膜。例如，金属栅电极114a和114b可包括势皇金属膜和电极金属膜。关于这一点，势皇金属膜可包括选自W、WN、WC、T1、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种材料，并且可形成为单层或多层。电极金属膜可包括Al、Cu和W中的至少一个。例如，电极金属膜可包括Cu、CuSn、CuMg、CuN1、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金，但不限于此。电极金属膜还可包括选自Al、Au、Be、B1、Co、Cu、Hf、In、Mn、Mo、N1、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、T1、W、Zn 和 Zr 中的一个或多个，并且可具有一个或两个或更多个堆叠结构。可通过PVD或CVD形成势皇金属膜和电极金属膜，但不限于此。
[0053]同时，栅极结构IlOa和I1b可包括栅极绝缘膜112a和112b与金属栅电极114a和114b之间的功函数调整膜。例如，功函数调整膜可包括TiN、TaC、TaN和TaCN中的至少一个。更详细地说，栅极绝缘膜112a和112b可根据要形成的晶体管的沟道类型包括P型金属栅电极或η型金属栅电极。例如，当在半导体衬底101上限定彼此间隔开的第一有源区和第二有源区时，PMOS形成在第一有源区中，而NMOS形成在第二有源区中，构成PMOS的栅极结构IlOa可包括P型金属栅电极，并且构成NMOS的栅极结构I 1b可包括η型金属栅电极。同时，功函数调整膜可仅形成在P型金属栅电极的下部，并且可不形成在η型金属栅电极的下部中。
[0054]同时，第一区A的第一栅极结构IlOa在第一方向(X方向)上的宽度可为第一宽度Wl，并且第二区B的第二栅极结构IlOb在第一方向(X方向)上的宽度可为第二宽度W2。例如，第一栅极结构IlOa的第一宽度Wl可小于80nm，第二栅极结构I 1b的第二宽度W2可大于80nm。在将第一栅极结构IlOa的第一宽度Wl与第二栅极结构IlOb的第二宽度W2进行比较时，第二栅极结构IlOb的第二宽度W2可大于第一栅极结构IlOa的第一宽度Wl的2倍。然而，第一栅极结构I 1a的第一宽度Wl和第二栅极结构I 1b的第二宽度W2不限于此。
[0055]在示例实施例的半导体器件100中，假设栅极绝缘膜112a和112b的厚度相对小，并且第一栅极结构I 1a的第一宽度Wl和第二栅极结构I 1b的第二宽度W2限定为分别包括第一栅极绝缘膜112a和第二栅极绝缘膜112b的厚度。然而，可将第一栅极结构IlOa的第一宽度Wl和第二栅极结构IlOb的第二宽度W2限定为排除栅极绝缘膜112a和112b的厚度的仅第一金属栅电极114a和第二金属栅电极114b的宽度。第一栅极结构IlOa的第一宽度Wl可对应于通过第一栅极结构IlOa在第一方向(X方向)上形成的晶体管的沟道长度。第二栅极结构IlOb的第二宽度W2可对应于通过第二栅极结构IlOb在第一方向(X方向)上形成的晶体管的沟道长度。这一点可应用于以下内容。
[0056]可在第一区A中布置具有第一宽度Wl的多个第一栅极结构110a。关于这一点，所述多个第一栅极结构IlOa之间在第一方向(X方向)上的间隙可与第一宽度Wl相似。换句话说，布置在第一栅极结构IlOa之间的第一层间绝缘膜120a在第一方向(X方向)上的宽度可与第一宽度Wl相似。关于这一点，宽度的相似性可意指宽度在比较目标的约1/2倍至约2倍的范围内。同时，可在第二区B中仅布置一个具有第二宽度W2的第二栅极结构110b。在第一方向(X方向)上包围第二栅极结构IlOb的两侧的第二层间绝缘膜120b在第一方向(X方向)上的宽度可与第二宽度W2相似或大于第二宽度W2的2倍。然而，在第一区A中的第一栅极结构IlOa的数量或者第一层间绝缘膜120a在第一方向(X方向)上的宽度以及在第二区B中的第二栅极结构I 1b的数量或者第二层间绝缘膜120b在第一方向(X方向)上的宽度不限于此。例如，可在第二区B中形成两个第二栅极结构110b，并且第二层间绝缘膜120b在两个第二栅极结构IlOb之间在第一方向(X方向)上的宽度可与第二宽度W2相似。
[0057]同时，在第一区A中，第一栅极结构IlOa的上表面可为平坦的。在第一区A中，第一栅极结构IlOa之间的第一层间绝缘膜120a的上表面也可为平坦的。第一层间绝缘膜120a的上表面的高度可与邻近的第一栅极结构IlOa的高度相同，并且可构成一个平面，这是因为第一栅极结构IlOa和它们之间的第一层间绝缘膜120a根据第一区A中的设计规则可具有相对窄的宽度，并且因此在第一栅极结构UOa上执行的化学机械抛光(CMP)的过程中第一栅极结构IlOa的上表面和第一层间绝缘膜120a的上表面可为平坦的。另外，间隔件130a可布置在第一栅极结构IlOa与第一层间绝缘膜120a之间，可具有其高度与邻近的第一栅极结构IlOa和第一层间绝缘膜120a的高度相同的上表面，并且间隔件130a的上表面、第一栅极结构IlOa的上表面和第一层间绝缘膜120a的上表面也可构成一个平面。
[0058]在第二区B中，第二栅极结构IlOb的上表面可具有凸中心部分。换句话说，第二栅极结构IlOb在中心部分可具有相对于半导体衬底101的上表面Fs的中心高度Hgc，并且在边缘部分可具有相对于半导体衬底101的上表面Fs的边缘高度Hge。中心高度Hgc在第二栅极结构I 1b中可为最高的。边缘高度Hge在第二栅极结构I 1b中可为最低的。关于这一点，第二栅极结构IlOb包括栅极绝缘膜112b和金属栅电极114b，因此第二栅极结构IlOb的边缘部分可对应于栅极绝缘膜112b的边缘部分。第二栅极结构IlOb的上表面可从中心部分朝着边缘部分逐渐减小。例如，第二栅极结构I 1b的上表面可与半导体衬底101的上表面形成第一斜度Θ1。
[0059]同时，第二层间绝缘膜120b的高度随着远离第二栅极结构IlOb可相对于半导体衬底101的上表面逐渐降低。例如，当图2的最外侧部分是距离第二栅极结构IlOb最远的第二层间绝缘膜120b的中心部分时，第二层间绝缘膜120b的中心部分可具有相对于半导体衬底101的上表面Fs的中心高度Hic，而邻近于第二栅极结构IlOb的边缘部分可具有相对于半导体衬底101的上表面Fs的边缘高度Hie。中心高度Hic在第二层间绝缘膜120b中可为最低。边缘高度Hie在第二层间绝缘膜120b中可为最高。关于这一点，第二层间绝缘膜120b的一个侧表面可在第一方向(X方向)上邻近于第二栅极结构110b，而其另一侧表面可邻近于另一第二栅极结构IlOb或者除第二栅极结构IlOb以外的半导体结构。第二层间绝缘膜120b的上表面从边缘部分朝着中心部分可逐渐减小。例如，第二层间绝缘膜120b的上表面可与半导体衬底101的上表面形成第二斜度Θ2。同时，第一斜度Θ1和第二斜度Θ2可相同或不同。
[0060]另外，如图所示，间隔件130b可布置在第二栅极结构IlOb与第二层间绝缘膜120b之间，并且其上表面相对于半导体衬底101的上表面可具有平缓斜度。例如，间隔件130b的上表面的斜度可平滑地连接第二栅极结构IlOb的边缘部分与第二层间绝缘膜120b的边缘部分。
[0061]在第二区B中，由于在在第二栅极结构IlOb上执行的CPM期间金属的第二金属栅电极114b和非金属的第二层间绝缘膜120b之间的蚀刻速度的差异，第二栅极结构IlOb的上表面和第二层间绝缘膜120b的上表面形成为相对于半导体衬底101的上表面具有平缓斜度。例如，当通过选择合适的抛光剂执行CPM时，由于第二层间绝缘膜120b的蚀刻速度比第二金属栅电极114b的蚀刻速度更快，因此与第二金属栅电极114b相比，第二层间绝缘膜120b可被更快地蚀刻。然而，第二金属栅电极114b的上表面和第二层间绝缘膜120b的上表面在边缘部分可不具有台阶。因此，如图所示，第二金属栅电极114b的上表面可比第二层间绝缘膜120b的上表面更高，同时在它们之间具有平缓斜度和连续的连接部分。间隔件130b的上表面也可根据相同的原则形成，将第二栅极结构IlOb与第二层间绝缘膜120b连接，并且相对于半导体衬底101的上表面具有平缓斜度。
[0062]第一区A的栅极结构IlOa根据设计规则通常可构成相对密集的单元区的晶体管。第二区B的栅极结构IlOb通常可构成大于单元区的晶体管的逻辑区或周边区的晶体管。然而，第一区A的栅极结构IlOa和第二区B的栅极结构IlOb的区不限于此。例如，第一区A的栅极结构IlOa可应用于逻辑区的晶体管。
[0063]同时，在图2的第一区A和第二区B的边缘部分中，由于所述边缘部分对应于第二层间绝缘膜120b的中心部分，因此第二区B的第二层间绝缘膜120b的高度比第一区A的第一层间绝缘膜120a的高度更矮。相应地，如果所述边缘部分对应于第二层间绝缘膜120b的边缘部分，则第二层间绝缘膜120b的高度与第一层间绝缘膜120a的高度可几乎相同。第一区A的栅极结构IlOa通常可构成单元区的晶体管。这一点可应用于下面的其它实施例。
[0064]在示例实施例的半导体器件100中，具有窄宽度和平坦上表面的第一栅极结构IlOa可布置在第一区A中，具有宽宽度和凸上表面的第二栅极结构IlOb可布置在第二区B中。多个第一栅极结构IlOa可布置在第一区A中。一个第二栅极结构IlOb可布置在第二区B中。如上所述，具有不同构造和不同数量的栅极结构布置在第一区A和第二区B中，从而改进了半导体器件100的整体可靠性和操作性能。例如，具有相同构造的第一栅极结构IlOa形成在第一区A中，因此，可实现具有均匀特征的晶体管，从而有助于提高半导体器件100的可靠性。具有平缓斜度的边缘部分的第二栅极结构IlOb形成在第二区B中，因此边缘部分中的缺陷减少，实现了操作性能改进的晶体管，从而有助于改进半导体器件100的可靠性和操作性會K。
[0065]图4至图8是示出根据示例实施例的对应于图2的半导体器件100的剖视图的半导体器件10a至10e的剖视图。为了方便描述，将简要提供或省略已参照图1至图3作出的描述。
[0066]参照图4，在栅极结构IlOal和IlObl的构造方面，示例实施例的半导体器件10a可与图1至图3的半导体器件100不同。例如，第一栅极结构IlOal和第二栅极结构IlObl中的每一个可包括栅极绝缘膜112al和112bl、下金属栅电极114al和114bl以及上金属栅电极116al 和 116bl。
[0067]栅极绝缘膜112al和112bl可仅布置在下金属栅电极114al和114bl与半导体衬底101之间。也就是说，栅极绝缘膜112al和112bl可不形成在下金属栅电极114al和114bl的侧表面上。形成栅极绝缘膜112al和112bl的材料或方法与以上参照图1至图3描述的那些相同。
[0068]例如，下金属栅电极114al和114bl可包括TiN、TaN、TaC、TaCN、TiAl和TiAlC中的至少一个。下金属栅电极114al和114bl可用作功函数调整膜和/或势皇金属膜。因此，下金属栅电极114al和114bl可包括势皇金属膜，或者可与势皇金属膜分离地形成。
[0069]上金属栅电极116al和116bl可对应于图1至图3的半导体器件100的金属栅电极114a和114b。相应地，形成上金属栅电极116al和116bl的材料或方法与以上参照图1至图3描述的那些相同。
[0070]虽然未示出，但是第一栅极结构IlOal和第二栅极结构IlObl可包括功函数调整膜。功函数调整膜可形成在下金属栅电极114al和114bl与上金属栅电极116al和116bl之间，或者可形成在下金属栅电极114al和114bl的下部上。
[0071 ]在不例实施例的半导体器件10a中，布置在第一区A中的第一栅极结构IlOal在第一方向(X方向)上可具有窄宽度和平坦上表面，布置在第二区B中的第二栅极结构IlObl在第一方向(X方向)上可具有宽宽度和凸上表面。第一栅极结构I1al、第二栅极结构I1b1、层间绝缘膜120a和120b以及间隔件130a和130b的宽度和构造的详细描述与以上参照图1至图3描述的那些相同。
[0072]虽然在图1至图3的半导体器件100中，第一栅极结构IlOa的第一宽度Wl和第二栅极结构IlOb的第二宽度W2包括金属栅电极114a和114b的侧表面的栅极绝缘膜112a和112b的厚度，但是由于在示例实施例的半导体器件10a中，栅极绝缘膜112al和112bl不形成在金属栅电极114a和114b的侧表面中，因此第一栅极结构IlOa的第一宽度Wl和第二栅极结构IlOb的第二宽度W2可仅包括下金属栅电极114al和114bl和上金属栅电极116al和116bl在第一方向(X方向)上的宽度。
[0073]参照图5，在栅极结构110a2和110b2的构造方面，示例实施例的半导体器件10b可与图1至图3的半导体器件100不同。例如，第一栅极结构110a2和第二栅极结构110b2中的每一个可包括栅极绝缘膜112a2和112b2、下金属栅电极114a2和114b2以及上金属栅电极116a2 和 116b2。
[0074]栅极绝缘膜112a2和112b2的构造可与以上图1至图3的半导体器件100的栅极结构112a和112b的构造相似。也就是说，栅极绝缘膜112a2和112b2不仅可形成在下金属栅电极114a2和114b2的下表面上，而且也可形成在其侧表面上。栅极绝缘膜112a2和112b2的材料与参照以上图1至图3的半导体器件100描述的材料相同。
[0075]下金属栅电极114a2和114b2以及上金属栅电极116a2和116b2的构造和材料与参照以上图4的半导体器件10a的下金属栅电极114al和114bl以及上金属栅电极116al和116bl描述的构造和材料相同。
[0076]参照图6，在栅极结构110a3和110b3的构造方面，示例实施例的半导体器件10c可与图1至图3的半导体器件100不同。例如，第一栅极结构110a3和第二栅极结构110b3中的每一个可包括栅极绝缘膜112a3和112b3以及金属栅电极114a3和114b3。
[0077]栅极绝缘膜112a3和112b3可如图4的半导体器件10a中那样仅布置在金属栅电极114a3和114b3与半导体衬底101之间，并且可不形成在金属栅电极114a3和114b3的侧表面上。
[0078]金属栅电极114a3和114b3可形成在栅极绝缘膜112a3和112b3上，并且可包括其外侧上的势皇金属膜。形成金属栅电极114a3和114b3的材料或方法与参照以上图1至图3的半导体器件100描述的那些相同。
[0079]参照图7，在栅极结构110a4和110b4的构造方面，示例实施例的半导体器件10d可与图1至图3的半导体器件100不同。例如，第一栅极结构110a4和第二栅极结构110b4中的每一个可包括栅极绝缘膜112a4和112b4、下金属栅电极114a4和114b4以及上金属栅电极116&4和116匕4。
[0080]栅极绝缘膜112a4和112b4可如图4的半导体器件10a中那样仅布置在下金属栅电极114a4和114b4与半导体衬底101之间。下金属栅电极114a4和114b4可仅形成在上金属栅电极116a4和116b4与栅极绝缘膜112a4和112b4之间。也就是说，与图4的半导体器件10a不同的是，下金属栅电极114a4和114b4可不形成在上金属栅电极116a4和116b4的侧表面上。[0081 ] 形成栅极绝缘膜112a4和112b4、下金属栅电极114a4和114b4和上金属栅电极116a4和116b4的材料或方法与参照以上图4的半导体器件I OOa描述的那些相同。
[0082]在图5至图7的半导体器件100b、100c和10d中，布置在第一区A中的第一栅极结构110&2、110&3和110&4在第一方向(1方向)上可具有窄宽度和平坦上表面，布置在第二区8中的第二栅极结构110b2、110b3和110b4在第一方向(X方向)上可具有宽宽度和凸上表面。如以上参照图1至图3的半导体器件100描述的那样，在第一区A中，第一栅极结构110a2、110a3和110a4、间隔件130a以及层间绝缘膜120a的上表面可具有相同高度，并且构成一个平面，第二栅极结构110b2、110b3和110b4、间隔件130b以及层间绝缘膜120b的上表面可具有从第二栅极结构110b2、110b3和110b4的中心部分朝着层间绝缘膜120b的中心部分减小的平缓斜度。
[0083]参照图8，在栅极结构110a5、110a5_l和110b5_l的构造方面，示例实施例的半导体器件10e可与半导体器件100、100a、100b、10c和10d不同。例如，η型第一栅极结构110a5和P型第一栅极结构110a5-l可形成在第一区A中，并且第二栅极结构110b5-l可形成在第二区B中。
[0084]η型第一栅极结构110a5可包括栅极绝缘膜112a5、下金属栅电极114a5、势皇金属膜116a5和上金属栅电极118a5。栅极绝缘膜112a5可形成为包围下金属栅电极114a5的下表面和侧表面。形成栅极绝缘膜112a5的材料或方法与参照以上图1至图3的半导体器件100描述的那些相同。
[0085]下金属栅电极114a5可形成在栅极绝缘膜112a5上，以包围势皇金属膜116a5的下表面和侧表面。例如，下金属栅电极114a5可包括TiN、TaN、TaC、TaCN、TiAl和TiAlC中的至少一个，并且可用作功函数调整膜。在示例实施例的半导体器件10e中，下金属栅电极114a5可由TiAlC形成。虽然未示出，但是下金属栅电极114a5可包括在栅极绝缘膜112a5上较薄地形成的封盖膜。封盖膜可用作势皇金属膜，并且可由例如TiN形成。
[0086]势皇金属膜116a5可在下金属栅电极114a5上形成为包围上金属栅电极118a5的下表面和侧表面。势皇金属膜11635可包括选自胃^胃(:、11、1^13、1311?11、0)、]\111^附和NiB中的至少一种材料，并且可形成为单层或多层。在示例实施例的半导体器件10e中，势皇金属膜116a5可由TiN形成。
[0087]上金属栅电极118a5可形成在势皇金属膜116a5上。上金属栅电极118a5可对应于图1至图3的半导体器件100的金属栅电极114a和114b。相应地，形成上金属栅电极118a5的材料或方法与参照以上图1至图3的半导体器件100描述的那些相同。在示例实施例的半导体器件10e中，上金属栅电极118a5可由例如W形成。
[0088]P型第一栅极结构110a5_l可包括栅极绝缘膜112a5、下金属栅电极114a5_l和势皇金属膜116a5。形成栅极绝缘膜112a5的构造、材料和方法与参照以上η型第一栅极结构110a5的栅极绝缘膜112a5描述的那些相同。
[0089]下金属栅电极114a5_l可形成在栅极绝缘膜112a5上，以包围势皇金属膜116a5的下表面和侧表面。下金属栅电极114a5_l可比η型第一栅极结构110a5的下金属栅电极114a5更厚。例如，下金属栅电极114a5-l还可包括P型功函数调整膜。换句话说，下金属栅电极114a5-l可包括P型功函数调整膜和对应于η型第一栅极结构110a5的下金属栅电极114a5的普通功函数调整膜。P型功函数调整膜可由例如TiN形成。普通功函数调整膜可由TiAlC形成。同时，下金属栅电极114a5-l还可包括P型功函数调整膜与普通功函数调整膜之间的封盖膜。与P型功函数调整膜相同，封盖膜可由TiN形成。
[°09°] 势皇金属膜116a5可形成在下金属栅电极114a5_l上。势皇金属膜116a5可由与η型第一栅极结构110a5的势皇金属膜116a5的材料相同的材料形成。例如，势皇金属膜116a5可由TiN形成。由于下金属栅电极114a5-l形成得较厚，导致形成上金属栅电极118a5的空间不足，因此上金属栅电极118a5可不形成在P型第一栅极结构110a5-l中。将参照图24A至图24D更详细地描述这一点。然而，上金属栅电极118a5可形成在P型第一栅极结构110a5-l中。例如，当下金属栅电极114a5-l形成得较薄或者P型第一栅极结构110a5-l在第一方向(X方向)上的宽度较宽时，上金属栅电极118a5可形成在P型第一栅极结构110a5-l中。
[0091]第二栅极结构110b5-l可包括栅极绝缘膜112b5、下金属栅电极114b5-l、势皇金属膜116b5和上金属栅电极118b5。在层结构方面，第二栅极结构110b5-l可与η型第一栅极结构110a5相似，而第二栅极结构110b5-l与η型第一栅极结构110a5的不同之处可在于:形成下金属栅电极114b5-l的材料和构造与形成P型第一栅极结构110a5-l的下金属栅电极114a5-l的材料和构造相同。
[0092]换句话说，第二栅极结构110b5-l的栅极绝缘膜112b5、势皇金属膜116b5和上金属栅电极118b5分别与η型第一栅极结构110a5的栅极绝缘膜112a5、势皇金属膜116a5和上金属栅电极118a5相同。第二栅极结构110b5-l的下金属栅电极114b5-l可包括P型功函数调整膜、封盖膜、普通功函数调整膜，并可比η型第一栅极结构110a5的下金属栅电极114a5更厚。
[0093]同时，第二栅极结构110b5_l在第一方向(X方向)上的宽度可大于P型第一栅极结构110a5-l在第一方向(X方向)上的宽度，因此上金属栅电极118b5可形成在势皇金属膜116b5 上。
[0094]在示例实施例的半导体器件10e中，第二区B的第二栅极结构110b5_l的下金属栅电极114b5-l的形成构造和材料与P型第一栅极结构110a5-l的下金属栅电极114a5-l的形成构造和材料相同，但是根据功能，第二区B的第二栅极结构110b5-l的下金属栅电极114b5-l的形成构造和材料可与η型第一栅极结构110a5的下金属栅电极114a5的形成构造和材料相同。虽然在第一区A中仅形成一个P型第一栅极结构110a5-l，但是η型第一栅极结构110a5和P型第一栅极结构110a5-l的数量不受限制，并且可按照各种方式调整。此外，不在第一区A中混合η型第一栅极结构110a5与P型第一栅极结构110a5-l，而是可仅布置一种沟道类型的第一栅极结构。
[0095]在示例实施例的半导体器件10e中，布置在第一区A中的η型第一栅极结构110a5和P型第一栅极结构110a5-l在第一方向(X方向)上可具有窄宽度和平坦上表面，并且布置在第二区B中的第二栅极结构110b5-l在第一方向(X方向)上可具有宽宽度和凸上表面。同时，在第一区A中，η型第一栅极结构110a5和P型第一栅极结构110a5-l在第一方向(X方向)上的宽度可相同。然而，根据环境，η型第一栅极结构110a5和p型第一栅极结构110a5-l的宽度之一可更大。
[0096]如以上参照图1至图3的半导体器件100描述的那样，在第一区A中，示例实施例的半导体器件10e的η型第一栅极结构110a5、p型第一栅极结构110a5-l、间隔件130a和层间绝缘膜120a的上表面可具有相同高度并且构成一个平面，在第二区B中，第二栅极结构110b5-l、间隔件130b和层间绝缘膜120b的上表面可具有从第二栅极结构110b5-l的中心部分朝着层间绝缘膜120b的中心部分减小的平缓斜度。
[0097]上面描述了包括各种构造的栅极结构的半导体器件100、100a、100b、100c、10d和100e。然而，本发明构思不限于半导体器件100、100a、100b、100c、10d和100e。例如，当在一个区中栅极结构具有对应于沟道长度的窄宽度和平坦上表面，并且在另一区中另一栅极结构具有对应于沟道长度的宽宽度和凸上表面时，半导体器件可属于本发明构思，而不管栅极结构的构造如何。
[0098]图9是示出根据示例实施例的半导体器件200的透视图。图10是沿着图9的半导体器件200的线ΙΙ-ΙΓ截取的剖视图。图11是沿着图9的半导体器件200的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图。图12是示出图10的半导体器件200的部分M2的放大图。
[0099]参照图9至图12，示例实施例的半导体器件200可包括在半导体衬底201上具有鳍240a和240b的结构的有源区域。第一区A和第二区B可分别对应于图1至图3的半导体器件100的第一区A和第二区B。
[0100]更详细地说，示例实施例的半导体器件200可包括半导体衬底201、鳍240a和240b、器件隔离膜250a和250b、栅极结构210a和210b以及层间绝缘膜220a和220b。
[0101]半导体衬底201可对应于图1至图3的半导体器件100的半导体衬底101，因此省略对其的详细描述。
[0102]鳍240a和240b可具有这样的结构，其中鳍240a和240b从半导体衬底201突出并且在第一方向(X方向)上延伸。多个鳍240a和240b可在第二方向(y方向)上形成在半导体衬底201上。鳍240a和240b可包括第一区A的第一鳍240a和第二区B的第二鳍240b。第一鳍240a和第二鳍240b可通过器件隔离膜彼此电绝缘。然而，第一鳍240a和第二鳍240b可彼此连接。虽然在示例实施例中第一鳍240a和第二鳍240b在相同方向上延伸，但是第一鳍240a和第二鳍240b可在不同方向上延伸。
[0103]第一鳍240a和第二鳍240b中的每一个可包括下鳍240a_l和240b_l以及上鳍240a-2和240b-2。下鳍240a-l和240b-l可基于半导体衬底101形成。上鳍240a-2和240b-2可形成为从下鳍240a-l和240b-l生长的外延膜。如图10所示，相对于栅极结构210a和210b，上鳍240a-2和240b-2可构成源极/漏极区，并且下鳍240a-l和240b-l可构成栅极结构210a和210b的下部中的沟道区。
[0104]当第一鳍240a和第二鳍240b包括形成为外延膜的上鳍240a_2和240b_2时，第一鳍240a和第二鳍240b可包括作为半导体元素的硅或锗。第一鳍240a和第二鳍240b可包括化合物半导体，例如IV-1V族化合物半导体或II1-V族化合物半导体。例如，第一鳍240a和第二鳍240b可包括作为IV-1V族化合物半导体的二元化合物或三元化合物，其包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个或更多个元素，或者包括将所述二元化合物或三元化合物掺杂IV族元素的化合物。第一鳍240a和第二鳍240b可包括作为II1-V族化合物半导体的二元化合物、三元化合物和四元化合物之一，其通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一个与磷(P)、砷(As)和锑(Sb)之一组合形成。将参照图25A至图26G更详细地描述形成第一鳍240a和第二鳍240b的结构和方法。
[0105]同时，鳍240a和240b的上鳍240a-2和240b-2可在下鳍240a-l和240b-l上形成在栅极结构210a和210b的两侧，并且可根据所需的晶体管的沟道类型包括压应力材料或张应力材料。例如，当形成P型晶体管时，形成在栅极结构210a和210b的两侧的鳍240a和240b的上鳍240a-2和240b-2可包括压应力材料。更详细地说，当下鳍240a-l和240b-l由硅形成时，上鳍240a-2和240b-2可由作为压应力材料的晶格常数比硅的晶格常数更大的材料(例如，硅锗(SiGe))形成。当形成η型晶体管时，形成在栅极结构210a和210b的两侧的鳍240a和240b的上鳍240a-2和240b-2可包括张应力材料。更详细地说，当下鳍240a-l和240b-l由硅形成时，上鳍240a-2和240b-2可由作为张应力材料的硅或者晶格常数比硅的晶格常数更小的材料(例如，碳化硅(SiC))形成。
[0106]另外，上鳍240a_2和240b_2在示例实施例的半导体器件200中可具有各种形状。例如，上鳍240a-2和240b-2在垂直于第一方向(x方向)的横截面上可具有各种形状，例如，菱形、圆形、椭圆形和多边形形状。图9示出了示例五边形钻石形状。
[0107]器件隔离膜250a和250b可形成在半导体衬底201上，并且可包括第一区A的第一器件隔离膜250a和第二区B的第二器件隔离膜250b。第一器件隔离膜250a可形成为包围第一鳍240a的下鳍240a-l的两个侧表面。第二器件隔离膜250b可形成为包围第二鳍240b的下鳍240b-l的两个侧表面。
[0108]器件隔离膜250a和250b可对应于图1至图3的半导体器件100的器件隔离膜105a和105b，并且可用于将在第二方向(y方向)上排列的鳍电隔离。例如，器件隔离膜250a和250b可包括二氧化硅膜、氮化硅膜、氧氮化硅膜和它们的组合中的至少一个。器件隔离膜250a和250b的一部分可将第一鳍240a与第二鳍240b电隔离。
[0109]同时，鳍240a和240b的上鳍240a-2和240b-2可突出而不被器件隔离膜250a和250b包围。如图11所示，布置在栅极结构210a和210b的下部中的鳍240a和240b的下鳍240a-l和240b-l可从器件隔离膜250a和250b突出。
[0110]栅极结构210a和210b可在器件隔离膜250a和250b上在第二方向(y方向)上与鳍240a和240b交叉延伸，并且可布置在第一方向(X方向)上。栅极结构210a和210b可包括第一区A的第一栅极结构210a和第二区B的第二栅极结构210b。
[0111]栅极结构210a和210b可分别对应于图1至图3的半导体器件100的栅极结构IlOa和110b。然而，与图5的半导体器件10b相似，在示例实施例的半导体器件200中，栅极结构210a和210b可包括栅极绝缘膜212a和212b、下金属栅电极214a和214b以及上金属栅电极216a和216b。
[0112]第一栅极结构210a可形成为包围第一鳍240a。第二栅极结构210b可形成为包围第二鳍240b。更详细地说，第一栅极结构210a可形成为包围第一鳍240a的下鳍240a-l的上表面和侧表面的一部分，第二栅极结构210b可形成为包围第二鳍240b的下鳍240b-l的上表面和侧表面的一部分。将参照图25A至图26G更清楚地描述栅极结构210a和210b的结构。除了结构之外，形成栅极结构210a和210b的材料或方法与参照图1至图3的半导体器件100和图5的半导体器件10b描述的那些相同。
[0113]层间绝缘膜220a和220b可形成在器件隔离膜250a和250b上以覆盖鳍240a和240b。层间绝缘膜220a和220b可包括第一区A的第一层间绝缘膜220a和第二区B的第二层间绝缘膜220b。第一层间绝缘膜220a可在第一器件隔离膜250a上覆盖第一鳍240a，并且可形成在各第一栅极结构210a之间。第二层间绝缘膜220b可在第二器件隔离膜250b上覆盖第二鳍240b，并且可形成在第二栅极结构210b的两个侧表面上。
[0114]层间绝缘膜220a和220b可具有这样的结构，其根据作为有源区的突出的鳍240a和240b包围鳍240a和240b的上表面和侧表面的一部分。更详细地说，层间绝缘膜220a和220b可形成为包围鳍240a和240b的上鳍240a-2和240b-2的结构。层间绝缘膜220a和220b可分别对应于图1至图3的半导体器件100的层间绝缘膜120a和120b。相应地，形成层间绝缘膜220a和220b的材料或方法与参照图1至图3的半导体器件100描述的那些相同。
[0115]间隔件230a和230b可形成在层间绝缘膜220a和220b与栅极结构210a和210b之间。间隔件230a和230b可包围栅极结构210a和210b的两个侧表面，在第二方向(y方向)上延伸，并且可与栅极结构210a和210b相似地与鳍240a和240b交叉地包围鳍240a和240b的上表面和侧表面。间隔件230a和230b可分别对应于图1至图3的半导体器件100的间隔件130a和130b。相应地，形成间隔件230a和230b的材料或方法与参照图1至图3的半导体器件100描述的那些相同。
[0116]与以上描述的图1至图8的半导体器件100、100a、100b、100c、10d和10e相似，在示例实施例的半导体器件200中，第一栅极结构210a在第一方向(X方向)上的宽度可较小，第二栅极结构210b在第一方向(X方向)上的宽度可较宽。例如，第一栅极结构210a在第一方向(X方向)上的宽度可小于80nm，第二栅极结构210b在第一方向(X方向)上的宽度可大于80nm。在第一栅极结构210a与第二栅极结构210b进行比较时，第二栅极结构210b在第一方向(X方向)上的宽度可大于第一栅极结构210a在第一方向(X方向)上的宽度的两倍。第一栅极结构210a和第二栅极结构210b在第一方向(X方向)上的宽度不限于以上数值。
[0117]如图10所示，第一栅极结构210a、第一层间绝缘膜220a和间隔件230a的上表面可为平坦的，并且距离半导体衬底201的上表面Fs ’可具有相同高度。因此，第一栅极结构210a、第一层间绝缘膜220a和间隔件230a可具有一个平坦上表面。同时，第二栅极结构210b的上表面可在其中心凸出，并且可朝着外侧降低。更详细地说，第二栅极结构210b可在中心部分具有距离下鳍240b-l的上表面的中心高度Hgc并且在边缘部分具有距离下鳍240b-l的上表面的边缘高度Hge。中心高度Hgc在第二栅极结构210b中可为最高。边缘高度Hge在第二栅极结构210b中可为最低。第二层间绝缘膜220b可在中心部分具有距离上鳍240b-2的上表面的中心高度Hic并且在邻近于第二栅极结构210b的边缘部分具有距离上鳍240b-2的上表面的边缘高度Hie。中心高度Hic在第二层间绝缘膜220b中可为最低。边缘高度Hie在第二层间绝缘膜220b中可为最高。布置在第二栅极结构210b与第二层间绝缘膜220b之间的间隔件230b的上表面可具有相对于半导体衬底201的上表面Fs’的平缓斜度。间隔件230b的上表面的斜度可将第二栅极结构210b的边缘部分与第二层间绝缘膜220b的边缘部分平滑地连接。
[0118]以上参照沿着图9的线卩，鳍240a和240b在第二方向(y方向)上的中心部分)截取的剖面描述了第二栅极结构210b的上表面和第二层间绝缘膜220b的上表面的高度。如果使用其它剖面而非包括鳍240a和240b的部分，则可参照半导体衬底201的上表面Fs ’或者器件隔离膜250a和250b的上表面来描述第二栅极结构210b的上表面和第二层间绝缘膜220b的上表面的高度。虽然使用了半导体衬底201的上表面Fs ’或者器件隔离膜250a和250b的上表面，但是第二栅极结构210b的上表面和第二层间绝缘膜220b的上表面的高度可与上面描述的几乎相同。
[0119]在示例实施例的半导体器件200中，第一区A的第一栅极结构210a在第一方向(X方向)上可具有小的宽度和平坦上表面，第二区B的第二栅极结构210b在第一方向(X方向)上可具有宽的宽度和凸上表面。在第一区A中，第一栅极结构210a、第一层间绝缘膜220a和间隔件230a可具有相同高度和一个平坦上表面。在第二区B中，第二栅极结构210b、第二层间绝缘膜220b和间隔件230b可具有从第二栅极结构210b的中心部分朝着层间绝缘膜220b的中心部分降低的平缓斜度。
[0120]图13是示出根据示例实施例的对应于图10的半导体器件的剖视图的半导体器件200a的剖视图。为了方便描述，将简要提供或省略已参照图9至图12作出的描述。
[0121]参照图13，在栅极结构210al和210bl的构造方面，示例实施例的半导体器件200a可与图9至图12的半导体器件200不同。例如，第一栅极结构210al和第二栅极结构210bl中的每一个可包括栅极绝缘膜212&1和212131、下金属栅电极21431和214131以及上金属栅电极216al和216bl。
[0122]与图4的半导体器件10a相似，栅极绝缘膜212al和212bl可仅布置在下金属栅电极214al和214bl与下鳍240a-l和240b-l之间。也就是说，栅极绝缘膜212al和212bl可不形成在下金属栅电极214al和214bl的侧表面中。相应地，形成栅极绝缘膜212al和212bl的材料或方法与参照图4的半导体器件10a描述的那些相同。
[0123]形成下金属栅电极214al和214bl以及上金属栅电极216al和216bl的材料或方法与参照图4的半导体器件10a描述的那些相同。然而，栅极结构210al和210bl形成为包围鳍240a和240b的上表面和侧表面的一部分，因此栅极绝缘膜212al和212bl、下金属栅电极214al和214bl以及上金属栅电极216al和216bl可形成为包围鳍240a和240b的上表面和侧表面的一部分。
[0124]另外，第一栅极结构210al和第二栅极结构210bl可包括功函数调整膜。功函数调整膜可形成在下金属栅电极214al和214bl与上金属栅电极216al和216bl之间，或者可形成在下金属栅电极214al和214bl的下表面中。
[0125]在不例实施例的半导体器件200a中，布置在第一区A中的第一栅极结构210al在第一方向(X方向)上也可具有小的宽度和平坦上表面，布置在第二区B中的第二栅极结构210bl在第一方向(X方向)上也可具有宽的宽度和凸上表面。第一栅极结构210al、第二栅极结构210bl、层间绝缘膜220a和220b和间隔件230a和230b的宽度和构造与参照图9至图12描述的相同。
[0126]图14和图15是分别示出根据示例实施例的对应于图10和图11的半导体器件的剖视图的半导体器件200b的剖视图。为了方便描述，将简要提供或省略已参照图9至图12作出的描述。
[0127]参照图14和图15，在栅极结构210a2、210a2_l和210b2_l的构造方面，示例实施例的半导体器件200b可与图9至图12的半导体器件200或者图13的半导体器件200a不同。例如，与图8的半导体器件10e相似，示例实施例的半导体器件200b可包括第一区A中的η型第一栅极结构210a2和P型第一栅极结构210a2-l，以及第二区B中的第二栅极结构210b2_l。
[0128]η型第一栅极结构210a2可包括栅极绝缘膜212a2、下金属栅电极214a2、势皇金属膜216a2和上金属栅电极218a2。形成栅极绝缘膜212a2的材料或方法与参照图9至图12的半导体器件200描述的那些相同。
[0129]下金属栅电极214a2可形成在栅极绝缘膜212a2上，以包围势皇金属膜216a2的下表面和侧表面。下金属栅电极214a2的材料、功能和构造与参照图8的半导体器件10e的下金属栅电极114a5描述的那些相同。然而，η型第一栅极结构210a2形成为包围鳍240a的上表面和侧表面的一部分，因此下金属栅电极214a2也可形成为包围鳍240a的上表面和侧表面的一部分。
[0130]势皇金属膜216a2可形成在下金属栅电极214a2上，以包围上金属栅电极218a2的下表面和侧表面。由于η型第一栅极结构210a2的整体结构，势皇金属膜216a2可形成为包围鳍240a的上表面和侧表面的一部分。势皇金属膜216a2的材料与参照图8的半导体器件10e的势皇金属膜116a5描述的那些相同。
[0131]上金属栅电极218a2可形成在势皇金属膜216a2上。上金属栅电极218a2可对应于图8的半导体器件10e的上金属栅电极118a5。因此，除上金属栅电极218a2可形成为包围鳍240a的上表面和侧表面的一部分以外，上金属栅电极218a2与图8的半导体器件10e的上金属栅电极118a5相同。
[0132]P型第一栅极结构210a2_l可包括栅极绝缘膜212a2、下金属栅电极214a2_l和势皇金属膜216&2。？型第一栅极结构210a2-l可与图8的半导体器件10e的P型第一栅极结构110a5-l基本相同。然而，P型第一栅极结构210a2-l可与图8的半导体器件10e的P型第一栅极结构110a5-l不同，不同之处在于，P型第一栅极结构210a2-l也形成为包围鳍240a的上表面和侧表面的一部分。
[0133]第二栅极结构210b2-l可包括栅极绝缘膜212b2、下金属栅电极214b2-l、势皇金属膜216b2和上金属栅电极218b2。第二栅极结构210b2-l可与图8的半导体器件10e的第二栅极结构110b5-l基本相同。然而，第二栅极结构210b2-l也可与图8的半导体器件10e的第二栅极结构110b5-l不同，不同之处在于，第二栅极结构210b2-l也形成为包围鳍240a的上表面和侧表面的一部分。
[0134]在示例实施例的半导体器件200b中，虽然第二区B的第二栅极结构210b2_l的下金属栅电极214b2-l的材料和构造与P型第一栅极结构210a2-l的下金属栅电极214a2-l的那些相同，但是根据功能，第二区B的第二栅极结构210b2-l的下金属栅电极214b2-l的材料和构造可与η型第一栅极结构210a2的下金属栅电极214a2的那些相同。在第一区A中仅布置一个P型第一栅极结构210a2-l，但是η型第一栅极结构210a2和P型第一栅极结构210a2-l的数量不限于此，而是可按照各种方式调整。此外，可不在第一区A中混合η型第一栅极结构210a2与P型第一栅极结构210a2-l，而是可在第一区A中仅布置一种沟道类型的第一栅极结构。
[0135]在不例实施例的半导体器件200b中，布置在第一区A中的η型第一栅极结构210a2和P型第一栅极结构210a2-l在第一方向(X方向)上可具有窄宽度和平坦上表面，并且布置在第二区B中的第二栅极结构210b2-l在第一方向(X方向)上可具有宽宽度和凸上表面。同时，在第一区A中，11型第一栅极结构210a2和P型第一栅极结构210a2-l在第一方向(X方向)上的宽度可相同。然而，根据环境，η型第一栅极结构210a2和P型第一栅极结构210a2-l的宽度之一可更大。
[0136]如以上参照图9至图12描述的那样，在第一区A中，η型第一栅极结构210a2、p型第一栅极结构210a2-l、间隔件230a和层间绝缘膜220a的上表面可具有相同高度并且构成一个平面，在第二区B中，第二栅极结构210b2-l、间隔件230b和层间绝缘膜220b的上表面可具有从第二栅极结构210b2-l的中心部分朝着层间绝缘膜220b的中心部分减小的平缓斜度。
[0137]以上结合包括鳍的半导体器件描述了与图4和图8的半导体器件10a和10e的栅极结构的构造相似的构造，但是包括鳍的半导体器件不限于此。图5至图7的半导体器件100b、10c和10d的栅极结构的构造也可应用于包括鳍的半导体器件。此外，如果栅极结构在一个区中具有窄宽度和平坦上表面，而另一栅极结构在另一区中具有宽宽度和凸上表面，则除上述栅极结构以外的栅极结构的构造也可应用于包括鳍的半导体器件。
[0138]图16和图17分别是用于描述根据示例实施例的半导体器件300的电路图和布局图。
[0139]参照图16和图17，示例实施例的半导体器件300可包括在功率节点Vcc与地节点Vss之间彼此并联的一对变换器INVl和INV2以及分别连接至变换器INVl和INV2的输出节点的第一导通晶体管PSl和第二导通晶体管PS2。第一导通晶体管PSl和第二导通晶体管PS2可分别连接至位线BL和互补位线BL/。第一导通晶体管PSl和第二导通晶体管PS2的栅极可连接至字线WL。
[0140]第一变换器INVl可包括彼此串联的第一上拉晶体管PUl和第一下拉晶体管roi。第二变换器INV2可包括彼此串联的第二上拉晶体管PU2和第二下拉晶体管PU2。第一上拉晶体管PUl和第二上拉晶体管PU2可为PMOS晶体管。第一下拉晶体管roi和第二下拉晶体管PU2可为NMOS晶体管。
[0141]为了构成锁存电路，第一变换器INVl的输入节点可连接至第二变换器INV2的输出节点，并且第二变换器INV2的输入节点可连接至第一变换器INVl的输出节点。
[0142]彼此间隔开的第一有源区至第四有源区(310、320、330和340)可在第一方向(X方向)上较长地延伸。第二有源区320和第三有源区330的延伸长度可小于第一有源区310和第四有源区340的延伸长度。
[0143]第一栅电极至第四栅电极(351、352、353和354)可在第二方向(y方向)上较长地延伸，并且可与第一有源区310和第四有源区340交叉。更详细地说，第一栅电极351可与第一有源区310和第二有源区320交叉，并且可与第三有源区330的纵向端部部分重叠。第三栅电极353可与第三有源区330和第四有源区340交叉，并且可与第二有源区320的纵向端部部分重叠。第二栅电极352和第四栅电极354可分别与第一有源区310和第四有源区340交叉。
[0144]如图16和图17所示，第一上拉晶体管PUl可限定在第一栅电极351与第二有源区320彼此交叉的区中，第一下拉晶体管roi可限定在第一栅电极351与第一有源区310彼此交叉的区中，第一导通晶体管PSl可限定在第二栅电极352与第一有源区310彼此交叉的区中。第二上拉晶体管PU2可限定在第三栅电极353与第三有源区330彼此交叉的区中，第二下拉晶体管TO2可限定在第三栅电极353与第四有源区340彼此交叉的区中，第二导通晶体管PS2可限定在第四栅电极354与第四有源区340彼此交叉的区中。
[0145]虽然在图16和图17中未清楚地示出，但是源极/漏极可形成在其中第一至第四栅电极(351、352、353和354)与第一至第四有源区(310、320、330和340)彼此交叉的区的两侧。另外，共享接触件361可同时连接第二有源区320、第三栅电极353和布线371。共享接触件362可同时连接第三有源区330、第一栅电极351和布线372。
[0146]例如，示例实施例的半导体器件300可对应于SRAM。关于这一点，第一栅电极至第四栅电极(351、352、353和354)可对应于形成在图1至图15的半导体器件100、100a、100b、100c、100d、100e、200、200a和200b中的第一区A中的栅极结构之一。第一有源区至第四有源区(310、320、330和340)可对应于形成在图1至图15的半导体器件100、100a、100b、100c、100d、100e、200、200a和200b中的第一区A的半导体衬底中的有源区或鳍。虽然未示出，但是当晶体管布置在SRAM的周边区中以施加功率或接地时，晶体管的栅电极和有源区可对应于图1至图15的半导体器件100、100a、100b、100c、10cU 100e、200、200a和200b中的形成在第二区B中的栅极结构和形成第一区A的半导体衬底中的有源区或鳍。
[0147]图18和图19是分别示出包括根据示例实施例的半导体器件的电子系统1100和1200的框图。
[0148]参照图18，根据示例实施例的电子系统1100可包括控制器1110、1/0装置1120、存储器1130、接口 1140和总线1150。控制器1110、I/O装置1120、存储器1130和/或接口 1140可经总线1150彼此连接。总线1150可为数据通过其在元件之间发送的路径。
[0149]控制器1110可包括微处理器、数字信号处理器、微控制器和用于执行与它们的功能相似的功能的逻辑装置中的至少一个。I/o装置1120可包括键区、键盘和显示装置。存储器1130可存储数据和/或命令。接口 1140可将数据发送至通信网络或者从通信网络接收数据。接口 1140可为有线接口或者无线接口。例如，接口 1140可包括天线或者有线/无线收发器。
[0150]虽然未示出，但是电子系统1100还可包括作为用于改进控制器1110的操作的操作存储器的相对高速的DRAM和/或SRAM。示例实施例的半导体器件100、100a、100b、100c、100(1、10(^、200、200&和20013中的至少一个可设置在一个存储器1130中，或者作为控制器1110和/或I/O装置1120的一部分。
[0151]电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或用于无线地发送和/或接收信息的任何电子产品。
[0152]参照图19，根据示例实施例的电子系统1200可为存储卡。电子系统1200可包括存储器1210和存储器控制器1220。存储器控制器1220可控制主机2000与存储器1210之间的数据交换。存储器1210和存储器控制器1220可包括示例实施例的半导体器件100、100a、100b、100c、100d、100e、200、200a 和 200b 中的至少一个。
[0153]存储器控制器1220可包括SRAM 1221、中央处理单元(CPU)1222、主机接口 1223、纠错码(ECC)1224和存储器接口 1225 ARAM 1221可用作CPU 1222的操作存储器。主机接口1223可包括允许主机2000连接至电子系统1200并且交换数据的协议。ECC 1224可检测和纠正从存储器1210读取的数据的错误。存储器接口 1225可与存储器1210联接，以输入和输出数据。CPU 1222可执行关于存储器控制器1220的数据交换的整体控制操作。
[0154]图20和图21是示出可应用于根据示例实施例的半导体器件的示例电子系统的示意图。
[0155]图20和图21分别示出了平板PC和笔记本。示例实施例的半导体器件100、100a、10013、100(:、100(1、10(^、200、20(^和20013中的至少一个可用于平板?(:和/或笔记本中。示例实施例的半导体器件100、100a、100b、100c、10cU 100e、200、200a和200b中的至少一个可应用于未示出的其它电子系统。
[0156]图22A至图22F是用于描述根据示例实施例的制造图1至图3的半导体器件的方法的剖视图。为了方便描述，将简要提供或省略已参照图1至图3作出的描述。
[0157]参照图22A，可在半导体衬底101上形成伪栅极结构IlOd和IlOdl以及间隔件130al和130bl。
[0158]更详细地说，可在半导体衬底101上形成牺牲绝缘膜和牺牲栅极膜，可通过光刻工艺对牺牲绝缘膜和牺牲栅极膜进行图案化，第一伪栅极结构IlOd可形成在第一区A中，第二伪栅极结构IlOdl可形成在第二区B中。牺牲绝缘膜可由具有相对大量的碳或C-SOH的非晶碳层(ACL)形成。牺牲栅极膜可由多晶硅形成。然而，牺牲绝缘膜和牺牲栅极膜的材料不限于这些材料。
[0159]第一伪栅极结构IlOd和第二伪栅极结构IlOdl可在第二方向(垂直于纸面的方向)上延伸。第一伪栅极结构I 1d可包括第一伪栅极绝缘膜112d和第一伪栅电极114d。第二伪栅极结构IlOdl可包括第二伪栅极绝缘膜112dl和第二伪栅电极114dl。
[Ο??Ο]第一伪栅极结构IlOd或者第一伪栅电极114d在第一方向(x方向)上可具有第一宽度Wl。第二伪栅极结构IlOdl或者第二伪栅电极114dl在第一方向(X方向)上可具有第二宽度W2。例如，第一宽度Wl可小于80nm，并且第二宽度W2可大于80nm。在将第一宽度Wl与第二宽度W2相对地比较时，第二宽度W2可大于第一宽度Wl的2倍。
[0161]在形成第一伪栅极结构IlOd和第二伪栅极结构IlOdl之后，间隔件130al和130bl可形成在第一伪栅极结构IlOd和第二伪栅极结构IlOdl中的每一个的两个侧壁上。可通过以下步骤形成间隔件130al和130bl:形成均匀地覆盖半导体衬底101上的所得物(未示出)的绝缘膜;通过干法蚀刻和/或回蚀从伪栅电极114d和114dl和半导体衬底101的上表面去除绝缘膜；以及保留在伪栅电极114d和114dl的两个侧壁上的绝缘膜。例如，间隔件130al和130bl可形成为二氧化硅膜、氮化硅膜或氧氮化硅膜。
[0162]在形成间隔件130al和130bl之后，可通过利用伪栅极结构IlOd和IlOdl以及间隔件130al和130bl作为掩模执行离子注入工艺，从而在半导体衬底101上形成杂质区，例如，源极/漏极区107a和107b。在形成间隔件130al和130bl之前，可执行离子注入工艺以形成轻度掺杂的漏极(LDD)区。
[0163]参照图22B，可通过形成覆盖半导体衬底101上的所得物的绝缘膜以及平面化所述绝缘膜来形成层间绝缘膜120al和120bl。可通过CMP平面化绝缘膜。通过平面化所述绝缘膜可暴露出伪栅极结构IlOd和IlOdl的上表面。层间绝缘膜120al和120bl可包括二氧化硅膜、氮化硅膜、氧氮化硅膜和它们的组合中的至少一个，并且可由具有与间隔件130al和130bl的蚀刻选择性不同的蚀刻选择性的材料形成。
[0164]参照图22(:，在形成层间绝缘膜120&1和120131之后，可去除伪栅极结构110(1和I 1dl。可通过去除伪栅极结构I 1d和I 1dl暴露出半导体衬底101的上表面Fs。间隔件130al和130bl以及层间绝缘膜120al和120bl可相对于伪栅极结构IlOd和IlOdl具有蚀刻选择性。因此，可通过例如湿法蚀刻容易地去除伪栅极结构IlOd和llOdl。可通过顺序地去除伪栅电极114d和114dl以及伪栅极绝缘膜112d和112dl来去除伪栅极结构110(1和110(11。
[0165]参照图22D，在去除伪栅极结构IlOd和I1dl之后，可在半导体衬底101的所得物上形成用于栅极绝缘膜的绝缘膜112a’和112b’和金属膜114a’和114b’。可利用形成图1至图3的半导体器件100的栅极绝缘膜112a和112b的材料和方法来形成用于栅极绝缘膜的绝缘膜112a ’和112b ’。例如，可由选自二氧化硅膜、氮化硅膜、氧氮化硅膜、ONO和介电常数高于二氧化硅膜的介电常数的高k介电膜中的至少一个形成用于栅极绝缘膜的绝缘膜112a’和112b，。
[0166]可利用形成图1至图3的半导体器件100的金属栅电极114a和114b的材料和方法来形成金属膜114a ’和114b ’。金属膜114a ’和114b ’可形成为一个金属膜，但是也可包括至少两个金属膜。例如，金属膜114a ’和114b ’可包括势皇金属膜和电极金属膜。金属膜114a ’和114b’可包括功函数调整膜。
[0167]参照图22E，在形成金属膜114a ’和114b ’之后，可执行第一平面化工艺。可通过第一CMP CMPl执行第一平面化工艺。在第一平面化工艺期间可仅去除金属膜114a’和114b’。因此，在第一平面化工艺期间可使用仅用于蚀刻金属膜114a’和114b’的抛光剂。在这种情况下，在第一平面化工艺期间，绝缘膜112a’和112b’可用作蚀刻防止膜。
[0168]在第一平面化工艺中，仅去除了金属膜114a’和114b’，因此可以相同蚀刻速度均匀地蚀刻整个区。因此，在第一平面化工艺之后，保留的所得物的上表面可具有几乎相同的高度。虽然在图22E中未暴露出绝缘膜112a’和112b’，但是在第一平面化工艺之后可暴露出绝缘膜112a’和112b’。
[0169]参照图22F，在第一平面化工艺之后，可执行第二平面化工艺。可通过第二CMPCMP2执行第二平面化工艺。可执行第二平面化工艺直至暴露出层间绝缘膜120a和120b的上表面为止。在第二平面化工艺期间，不仅可蚀刻金属膜114a’和114b’也可蚀刻绝缘膜112a’和112b’以及层间绝缘膜120a和120b的上部。因此，在第二平面化工艺期间，可使用用于共同地蚀刻金属膜114a ’和114b ’、绝缘膜112a ’和112b ’以及层间绝缘膜120a和120b的抛光剂。
[0170]同时，使用第二平面化工艺，以将绝缘膜112a ’和112b ’从层间绝缘膜120a和120b去除，因此通常可使用相对于绝缘膜112a’和112b’以及层间绝缘膜120a和120b的蚀刻速度比相对于金属膜114a’和114b’的蚀刻速度更快的抛光剂。因此，在第二平面化工艺期间，相对于金属膜114a ’和114b ’的蚀刻速度可比相对于绝缘膜112a ’和112b ’以及层间绝缘膜120a和120b的蚀刻速度更慢。
[0171 ]在第二平面化工艺中，由于相对于金属膜114a ’和114b ’的蚀刻速度与相对于绝缘膜112a ’和112b ’和层间绝缘膜120a和120b的蚀刻速度之间的差异，第一区A的栅极结构IlOa的构造可与第二区B的栅极结构IlOb的构造不同。也就是说，在第一区A中，栅极结构IlOa在第一方向(X方向)上具有窄宽度并且在它们之间具有小空间，因此尽管蚀刻速度不同，栅极结构IlOa和层间绝缘膜120a也可具有平坦上表面。
[0172]同时，在第二区B中，栅极结构IlOb在第一方向(X方向)上具有宽宽度，并且形成在栅极结构11 Ob的两侧的层间绝缘膜120b在第一方向(X方向)上也具有宽宽度，因此蚀刻速度方面的差异可反映在栅极结构IlOb和层间绝缘膜120b上。因此，栅极结构IlOb可比层间绝缘膜120b更少地被蚀刻。栅极结构IlOb和层间绝缘膜120b的上空间可与间隔件130b的上表面平滑地连接在一起。因此，如图所示，第二区B中的栅极结构IlOb的上表面在中心部分可为最高，并且可朝着边缘部分降低，第二区B中的层间绝缘膜120b的上表面在邻近于栅极结构IlOb的边缘部分可为最高并且可朝着中心部分降低。
[0173]同时，第一平面化工艺和第二平面化工艺可使用相同的抛光剂。在这种情况下，可共同地使用具有关于第二平面化工艺描述的特征的抛光剂。因此，在第二平面化工艺之后，第一区A的栅极结构IlOa的构造和第二区B的栅极结构IlOb的构造可不同。
[0174]图23A和图23B是用于描述根据示例实施例的制造图4的半导体器件的方法的剖视图。图23A可对应于图22C。图23B可对应于图22D。为了方便描述，将简要提供或省略已参照图4和图22A至图22F作出的描述。
[0175]参照图23A，可在如参照图22B描述的形成层间绝缘膜120al和120bl之后去除伪栅电极。然而，与参照图22C描述的不同，可不去除形成在伪栅电极的下部中的绝缘膜112a和112b，而是将其保留。未被去除的绝缘膜112a和112b可在稍后用作栅极绝缘膜。
[0176]更详细地说，当在图22A中形成伪栅极结构IlOd和IlOdl时，可形成用于栅极绝缘膜的绝缘膜以代替牺牲绝缘膜。相应地，用于栅极绝缘膜的绝缘膜可由与图1至图3的半导体器件100的栅极绝缘膜120a和120b的材料相同的材料形成。在形成用于栅极绝缘膜的绝缘膜之后，可形成伪栅极膜，并且可通过图案化形成伪栅极结构IlOd和llOdl。如参照图22A描述的那样，伪栅极膜可由多晶硅形成。
[0177]参照图23B，在去除伪栅电极之后，下金属膜114al’和114bl’和上金属膜116al’和116bl’可顺序地形成在半导体衬底101的所得物上。形成下金属膜114al’和114bl’的材料或方法与形成图4的半导体器件10a的下金属栅电极114al和114bl的材料或方法相同。形成上金属膜116al’和116bl’的材料或方法与形成图4的半导体器件10a的上金属栅电极116a I和116b I的材料或方法相同。
[0178]然后，如参照图22E和22F描述的那样，可通过执行第一平面化工艺和第二平面化工艺来制造图4的半导体器件100a。
[0179]图24A至图24D是用于描述根据示例实施例的制造图8的半导体器件的方法的剖视图。为了方便描述，将简要提供或省略已参照图8和图22A至图22F作出的描述。
[0180]参照图24A，在通过图22A至图22C的处理去除伪栅极结构IlOd和IlOdl之后，可顺序地形成用于栅极绝缘膜的绝缘膜112a5’和112b5’以及第一下金属膜113a和113b。用于栅极绝缘膜的绝缘膜112a5’和112b5’可对应于图8的半导体器件10e的栅极绝缘膜112a5和112b5，相应地，形成用于栅极绝缘膜的绝缘膜112a5 ’和112b5 ’的材料或方法与形成图8的半导体器件10e的栅极绝缘膜112a5和112b5的材料或方法相同。同时，第一下金属膜113a和113b可对应于图8的半导体器件10e的P型第一栅极结构110a5-l的下金属栅电极114a5-1的一部分。例如，第一下金属膜113a和113b可用作P型功函数调整膜。
[0181]在形成第一下金属膜113a和113b之后，可形成覆盖第二区B和第一区A中的将形成P型第一栅极结构的部分的掩模层210。如果第二区B的第二栅极结构形成为η型，则掩模层210可不形成在第二区B上。掩模层210可通过对光致抗蚀剂(PR)图案化由PR形成或者由额外材料层形成。
[0182]参照图24Β，可通过利用掩模层210作为蚀刻掩模去除第一下金属膜113a在第一区A中暴露的部分。更详细地说，可去除第一下金属膜113a的与将形成η型第一栅极结构的部分对应的部分。在去除第一区A的第一下金属膜113a的一部分之后，可去除掩模层210。通过去除掩模层210，可以看出，保留了第二区B和第一区A中形成P型第一栅极结构的部分上的第一下金属膜113a’和113b’。
[0183]参照图24C，在去除第一下金属膜113a的一部分之后，第二下金属膜114a5’和114b5’可形成在半导体衬底101的所得物上。与第一区A的η型第一栅极结构对应的部分的第二下金属膜114a5’可构成图8的半导体器件10e的下金属栅电极114a5。与第一区A的P型第一栅极结构对应的部分的第二下金属膜114a5’和第二区B的第二下金属膜114b5’可与第一下金属膜113a’和113b’一起构成图8的半导体器件10e的下金属栅电极114a5-l和114b5-l。相应地，形成第二下金属膜114a5’和114b5’的材料或方法可与图8的半导体器件10e的下金属栅电极114a5、114a5-l和114b5-l的材料或方法相同。第二下金属膜114a5’可在第一区A中用作普通功函数调整膜。
[0184]第一区A的第一下金属膜113a’和与P型第一栅极结构对应的部分的第二下金属膜114a5 ’以及第二区B的第一下金属膜113b ’和第二下金属膜114b5 ’将示为一个单体膜，并且在下面被称作联合第二下金属膜114a5-l ’和114b5-l ’。
[0185]参照图24D。在形成第二下金属膜114a5’和114b5’之后，用于势皇金属膜的金属膜116a5’和116b5’以及上金属膜118a5’和118b5’可顺序地形成在半导体衬底101的所得物上。用于势皇金属膜的金属膜116a5’和116b5’可对应于图8的半导体器件10e的势皇金属膜116a5和116b5。上金属膜118a5’和118b5’可对应于图8的半导体器件10e的上金属栅电极118a5和118b5。相应地，形成用于势皇金属膜的金属膜116a5 ’和116b5’以及上金属膜118a5’和118b5’的材料或方法与形成图8的半导体器件10e的势皇金属膜116a5和116b5以及上金属膜118a5和118b5的材料或方法相同。
[0186]同时，联合第二下金属膜114a5-l’可形成在与第一区A的P型第一栅极结构对应的部分中，并且可比第二下金属膜114a5’更厚。因此，在与第一区A的P型第一栅极结构对应的部分中的沟槽中，可在联合第二下金属膜114a5-l’上仅形成用于势皇金属膜的金属膜116a5’。换句话说，在所述沟槽中可不形成上金属膜118a5’。
[0187]然后，如参照图22E和22F描述的那样，可通过执行第一平面化工艺和第二平面化工艺制造图8的半导体器件100e。
[0188]图25A至图25G和图26A至图26G是用于描述根据示例实施例的制造图9至图12的半导体器件的方法的剖视图。图25A至图25G是对应于沿着图9的半导体器件的线ΙΙ-ΙΓ截取的剖视图的剖视图。图26A至图26G是对应于沿着图9的半导体器件的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图的剖视图。为了方便描述，将简要提供或省略已参照图9至图12和图22A至图22F作出的描述。
[0189]参照图26A，通过蚀刻半导体衬底201的上部，可在第一区A中形成第一下鳍240a-1，并且可在第二区B中形成第二下鳍240b-l。第一下鳍240a-l和第二下鳍240b-l可在半导体衬底201上在第一方向(垂直于纸面的方向)上延伸。对半导体衬底201以及第一下鳍240a-l和第二下鳍240b-l的描述与图9至图12的半导体器件200的那些相同。
[0190]参照图26B，在形成第一下鳍240a_l和第二下鳍240b_l之后，可形成覆盖第一下鳍240a-l的两个侧表面的下部的第一器件隔离膜250a和覆盖第二下鳍240b-l的两个侧表面的下部的第二器件隔离膜250b。如上所述地形成第一器件隔离膜250a和第二器件隔离膜250b，因此第一下鳍240a-l和第二下鳍240b-l的上部可从第一器件隔离膜250a和第二器件隔离膜250b突出。
[0191]可通过以下步骤形成第一器件隔离膜250a和第二器件隔离膜250b:形成覆盖半导体衬底201的所得物的绝缘膜并将其平面化；以及去除第一器件隔离膜250a和第二器件隔离膜250b的上部以使得第一下鳍240a-l和第二下鳍240b-l的上部可突出。对第一器件隔离膜250a和第二器件隔离膜250b的材料的描述与图9至图12的半导体器件200的那些相同。
[0192]参照图25A和图26C，在形成第一器件隔离膜250a和第二器件隔离膜250b之后，可形成伪栅极结构210d和210dl，并且可在伪栅极结构210d和210dl的两个侧表面形成第一层间绝缘膜220a0和220b0。形成伪栅极结构210d和210dl和第一层间绝缘膜220a0和220b0的处理与参照图22A和图22B描述的相同。然而，由于形成了包围第一下鳍240a-l和第二下鳍240b-l的两个侧表面的下部的第一器件隔离膜250a和第二器件隔离膜250b，因此伪栅极结构210d和210dl以及第一层间绝缘膜220a0和220b0可在第一器件隔离膜250a和第二器件隔离膜250b上包围第一下鳍240a-l和第二下鳍240b-l的上表面和侧表面。
[0193]同时，伪栅极结构210d和210dl例如可在第二方向(y方向)上延伸。间隔件230al和230bl可形成在伪栅极结构210d和210dl与第一层间绝缘膜220a0和220b0之间。
[0194]参照图25B，可通过利用伪栅极结构210d和210dl以及间隔件230al和230bl作为掩模去除第一层间绝缘膜220a0和220b0。也可去除通过第一层间绝缘膜220a0和220b0暴露的第一下鳍240a-l和第二下鳍240b-l的上部。可将第一下鳍240a-l和第二下鳍240b-l的对应于第一器件隔离膜250a和第二器件隔离膜250b的上表面的位置以上的那些部分去除。
[0195]然后，可通过从剩余的第一下鳍240a_l和第二下鳍240b_l生长外延层来形成第一上鳍240a-2和第二上鳍240b-2。第一下鳍240a-l和第一上鳍240a-2可构成第一区A中的第一鳍240a。第二下鳍240b-l和第二上鳍240b-2可构成第二区B中的第二鳍240b。
[0196]如图所示，第一上鳍240a_2和第二上鳍240b_2的上表面可比伪栅极结构210d和210dl的下部的第一下鳍240a-l和第二下鳍240b-l的上表面更高。第一上鳍240a-2和第二上鳍240b-2可覆盖间隔件230al和230bl的下部的一部分。
[0197]参照图25C，在形成第一上鳍240a_2和第二上鳍240b_2之后，可通过以下步骤形成第二层间绝缘膜220al和220bl:形成覆盖半导体衬底201的所得物的绝缘膜并将其平面化。第二层间绝缘膜220al和220bl可对应于图9至图12的半导体器件200的第二层间绝缘膜220a和220b。相应地，第二层间绝缘膜220al和220bl的材料可与图9至图12的半导体器件200的第二层间绝缘膜220a和220b的那些相同。
[0198]参照图2?和图26D，在形成第二层间绝缘膜220al和220bl之后，如参照图22C描述的那样，可去除伪栅极结构210d和210dl。如图26D所示，可通过去除伪栅极结构210d和210dl暴露出第一下鳍240a-l和第二下鳍240b-l的上表面和侧表面的一部分。
[0199]另外，虽然图26D中未示出，但是在去除伪栅极结构210d和210dl之后，可将间隔件230al和230bl看作是第一下鳍240a-l和第二下鳍240b-l的上表面和侧表面的外侧。
[0200]参照图25E和图26E，在去除伪栅极结构210d和210dl之后，用于栅极绝缘膜的绝缘膜212a’和212b’、下金属膜214a’和214b’以及上金属膜216a’和216b’可顺序地形成在半导体衬底201的所得物上。用于栅极绝缘膜的绝缘膜212a’和212b’、下金属膜214a’和214b’以及上金属膜216a’和216b’可分别对应于图9至图12的半导体器件200的栅极绝缘膜212a和212b、下金属栅电极214a和214b和上金属栅电极216a和216b。相应地，用于栅极绝缘膜的绝缘膜212a’和212b’、下金属膜214a’和214b’和上金属膜216a’和216b’的材料或功能与参照图9的半导体器件200描述的相同。
[0201]参照图25F和图26F，在形成用于栅极绝缘膜的绝缘膜212a’和212b’、下金属膜214a ’和214b ’以及上金属膜216a ’和216b ’之后，可执行第一平面化工艺。可通过第一CMPCMPl执行第一平面化工艺。第一平面化工艺可与参照图22E描述的第一平面化工艺相似。更详细地说，在第一平面化工艺期间，可使用仅用于蚀刻下金属膜214a’和214b’以及上金属膜216a’和216b’的抛光剂。用于栅极绝缘膜的绝缘膜212a’和212b’可在第一平面化工艺中用作蚀刻防止膜。
[0202]在第一平面化工艺中，可仅蚀刻下金属膜214a’和214b’以及上金属膜216a’和216b’，因此可按照相同蚀刻速度均匀地蚀刻整个区。因此，在第一平面化工艺之后，其余所得物的上表面可具有几乎相同的高度。
[0203]参照图25G和图26G，在第一平面化工艺之后，可执行第二平面化工艺。可通过第二CMP CMP2执行第二平面化工艺。可执行第二平面化工艺直至暴露出第二层间绝缘膜220a和220b的上表面为止。第二平面化工艺可与参照图22F描述的第二平面化工艺相似。
[0204]更详细地说，在第二平面化工艺期间，不仅可蚀刻下金属膜214a’和214b’以及上金属膜216a’和216b’，还可蚀刻用于栅极绝缘膜的绝缘膜212a’和212b’以及层间绝缘膜220a和220b。因此，在第二平面化工艺期间，可使用用于共同地蚀刻下金属膜214a’和214b’、上金属膜216a’和216b’、用于栅极绝缘膜的绝缘膜212a’和212b’以及层间绝缘膜220a和220b的抛光剂。
[0205]同时，如图22F的第二平面化工艺中描述的那样，在第二平面化工艺之后，第一区A的栅极结构210a的构造可与第二区B的栅极结构210b的构造不同。也就是说，在第一区A中，栅极结构210a和层间绝缘膜220a的上表面可具有相同高度并且平坦。第二区B的栅极结构210b的上表面可在中心部分最高，并且可朝着边缘部分降低，第二区B中的层间绝缘膜220b的上表面可在邻近于栅极结构210b的边缘部分最高，并且可朝着中心部分降低。
[0206]虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可作出各种形式和细节上的改变。因此，本发明构思的真实技术范围由权利要求的即使精神限定。
【主权项】
1.一种半导体器件，包括: 半导体衬底上的至少一个第一栅极结构，所述至少一个第一栅极结构具有在第一方向上延伸的平坦上表面，并且具有在垂直于第一方向的第二方向上的第一宽度；以及 半导体衬底上的至少一个第二栅极结构，所述至少一个第二栅极结构具有在第一方向上延伸的凸上表面，并且具有在第二方向上的第二宽度，所述第二宽度大于所述第一宽度。2.根据权利要求1所述的半导体器件，其中，所述至少一个第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述至少一个第二栅极结构在第二方向上的边缘部分处更高。3.根据权利要求1所述的半导体器件，还包括: 半导体衬底上的层间绝缘膜，所述层间绝缘膜在第二方向上邻近于所述至少一个第二栅极结构的侧表面， 其中，所述层间绝缘膜的上表面在第三方向上的高度随着在第二方向上与所述至少一个第二栅极结构的侧表面的距离的增大而减小。4.根据权利要求1所述的半导体器件，还包括: 间隔件，其包围所述至少一个第二栅极结构的侧表面， 其中，所述至少一个第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述至少一个第二栅极结构在第二方向上邻近所述间隔件的侧表面处更高，并且 其中，所述间隔件的上表面在第三方向上的高度随着在第二方向上与所述至少一个第二栅极结构的侧表面的距离的增大而持续减小。5.根据权利要求1所述的半导体器件，其中，所述至少一个第二栅极结构的第二宽度是所述至少一个第一栅极结构的第一宽度的至少两倍。6.根据权利要求1所述的半导体器件，其中，所述至少一个第一栅极结构是彼此邻近的多个第一栅极结构，所述半导体器件还包括: 层间绝缘膜，其位于所述多个第一栅极结构中彼此邻近的两个第一栅极结构之间，所述层间绝缘膜的平坦上表面与所述两个第一栅极结构的上表面在同一平面内。7.根据权利要求1所述的半导体器件，还包括: 半导体衬底上的层间绝缘膜，所述至少一个第一栅极结构和所述至少一个第二栅极结构填充所述层间绝缘膜中的沟槽， 其中，所述至少一个第一栅极结构包括第一栅极绝缘膜以及在所述第一栅极绝缘膜上的第一金属栅电极膜，并且所述至少一个第二栅极结构包括第二栅极绝缘膜以及在所述第二栅极绝缘膜上的第二金属栅电极膜，并且 其中，所述第一金属栅电极膜的上表面是平坦的，所述第二金属栅电极膜的上表面是凸的。8.根据权利要求1所述的半导体器件，还包括: 至少一个鳍，其从半导体衬底突出，所述至少一个鳍在垂直于第一方向的第二方向上延伸， 其中，所述至少一个第一栅极结构和所述至少一个第二栅极结构延伸以覆盖所述至少一个鳍的一部分。9.根据权利要求8所述的半导体器件，还包括: 层间绝缘膜，其邻近所述至少一个第二栅极结构的侧表面，并且覆盖所述至少一个鳍的未被所述至少一个第二栅极结构覆盖的部分， 其中，所述至少一个第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述至少一个第二栅极结构在第二方向上邻近所述层间绝缘膜的侧表面处更高，并且 其中，所述层间绝缘膜的上表面随着在第二方向上与所述至少一个第二栅极结构的侧表面的距离的增大而减小。10.根据权利要求8所述的半导体器件，其中，所述至少一个第一栅极结构是彼此邻近的多个第一栅极结构，所述半导体器件还包括: 层间绝缘膜，其邻近所述多个第一栅极结构的侧表面，并且覆盖所述至少一个鳍的未被所述多个第一栅极结构覆盖的部分， 所述层间绝缘膜的平坦上表面与所述多个第一栅极结构中的两个邻近的第一栅极结构的上表面在同一平面内。11.根据权利要求8所述的半导体器件，其中，所述至少一个第一栅极结构构成单元区的晶体管，所述至少一个第二栅极结构构成逻辑区和周边区之一的晶体管。12.—种半导体器件，包括: 半导体衬底，其限定了第一区和第二区； 至少第一鳍和第二鳍，其从所述半导体衬底突出，所述至少第一鳍和第二鳍在第一方向上延伸； 至少一个第一栅极结构，其位于所述半导体衬底的第一区上，并且覆盖所述第一鳍的上表面和侧表面，所述至少一个第一栅极结构具有在垂直于第一方向的第二方向上延伸的平坦上表面并且具有在第一方向上的第一宽度；以及 至少一个第二栅极结构，其位于所述半导体衬底的第二区上，并且覆盖所述第二鳍的上表面和侧表面，所述至少一个第二栅极结构具有在垂直于第一方向的第二方向上延伸的凸上表面并且具有在第一方向上的大于所述第一宽度的第二宽度。13.根据权利要求12所述的半导体器件，其中，所述至少一个第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述至少一个第二栅极结构在第一方向上的边缘部分处更高。14.根据权利要求12所述的半导体器件，还包括: 层间绝缘膜，其邻近所述至少一个第二栅极结构的侧表面，所述层间绝缘膜覆盖所述半导体衬底和所述第二鳍， 其中，所述至少一个第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述至少一个第二栅极结构在第一方向上朝着所述层间绝缘膜以邻近所述层间绝缘膜的侧表面处更高，并且 其中，所述层间绝缘膜的上表面在第三方向上的高度随着在第一方向上与所述至少一个第二栅极结构的侧表面的距离的增大而减小。15.根据权利要求12所述的半导体器件，其中，所述至少一个第一栅极结构是彼此邻近的多个第一栅极结构，所述半导体器件还包括: 层间绝缘膜，其邻近所述多个第一栅极结构的侧表面，并且覆盖所述第一鳍的未被所述多个第一栅极结构覆盖的部分， 所述层间绝缘膜的平坦上表面与所述多个第一栅极结构中的两个邻近的第一栅极结构的上表面在同一平面内。16.一种制造半导体器件的方法，所述方法包括步骤: 在半导体衬底上形成在第一方向上延伸的多个伪栅极结构，所述多个伪栅极结构中的每一个包括伪栅极绝缘膜和伪栅电极； 在所述多个伪栅极结构的侧壁上形成间隔件； 形成覆盖所述半导体衬底的层间绝缘膜； 将所述层间绝缘膜平面化，以使得所述多个伪栅极结构的上表面暴露出来； 去除所述多个伪栅极结构； 在所述层间绝缘膜上和在所述半导体衬底的一部分上形成第一绝缘膜和金属膜；以及通过将所述第一绝缘膜和所述金属膜平面化以暴露出所述层间绝缘膜的上表面来形成多个栅极结构，所述多个栅极结构中的每一个包括栅极绝缘膜和金属栅电极，所述多个栅极结构包括: 至少一个第一栅极结构，其具有平坦上表面，所述至少一个第一栅极结构具有在垂直于第一方向的第二方向上的第一宽度，以及 至少一个第二栅极结构，其具有凸上表面，所述至少一个第二栅极结构具有在第二方向上的大于所述第一宽度的第二宽度。17.根据权利要求16所述的方法，其中， 形成多个栅极结构的步骤通过第一平面化工艺和第二平面化工艺将所述第一绝缘膜和所述金属膜平面化， 其中，在第一平面化工艺中将所述金属膜平面化，并且 其中，在第二平面化工艺中通过蚀刻所述金属膜和所述层间绝缘膜将所述至少一个第二栅极结构的金属膜平面化以凸出。18.根据权利要求16所述的方法，其中，形成多个第一栅极结构的步骤形成了所述层间绝缘膜的平坦上表面，该平坦上表面与所述多个第一栅极结构中的两个邻近的第一栅极结构的上表面在同一平面内。19.一种制造半导体器件的方法，所述方法包括步骤: 蚀刻半导体衬底的一部分以形成沟槽； 在沟槽之间形成从所述半导体衬底突出的突起结构，所述突起结构在第一方向上延伸； 通过将沟槽的一部分填充绝缘材料来形成器件隔离膜； 形成对应于突起结构的上部的至少一个鳍，所述至少一个鳍从所述器件隔离膜突出；以及 形成覆盖所述半导体衬底、所述器件隔离膜和所述至少一个鳍的一部分的多个栅极结构，所述多个栅极结构在垂直于第一方向的第二方向上延伸，并且所述多个栅极结构中的每一个包括栅极绝缘膜和金属栅电极，所述多个栅极结构包括: 至少一个第一栅极结构，其具有平坦上表面，所述至少一个第一栅极结构具有在第一方向上的第一宽度，以及 至少一个第二栅极结构，其具有凸上表面，所述至少一个第二栅极结构具有在第一方向上的大于第一宽度的第二宽度。20.根据权利要求19所述的方法，其中，形成多个栅极结构的步骤包括: 形成在第二方向上延伸并且覆盖所述半导体衬底、所述器件隔离膜和所述至少一个鳍的一部分的多个伪栅极结构，所述多个伪栅极结构中的每一个包括伪栅极绝缘膜和伪栅电极； 在所述多个伪栅极结构的侧表面上形成间隔件； 形成覆盖所述半导体衬底的层间绝缘膜； 将所述层间绝缘膜平面化，以使得所述多个伪栅极结构的上表面暴露出来； 去除所述多个伪栅极结构； 在所述半导体衬底的去除了所述多个伪栅极结构的部分上形成第一绝缘膜和金属膜；以及 将所述第一绝缘膜和所述金属膜平面化，以使得所述层间绝缘膜的上表面暴露出来。21.—种半导体器件，包括: 半导体衬底，其包括第一区和第二区；以及 所述半导体衬底上的至少两个栅极结构，所述至少两个栅极结构包括: 所述第一区中的至少一个第一栅极结构，所述至少一个第一栅极结构具有在第一方向上延伸的平坦上表面，并且具有在垂直于第一方向的第二方向上的第一宽度，以及 所述第二区中的第二栅极结构，所述第二栅极结构具有在第一方向上延伸的凸上表面，并且具有在第二方向上的第二宽度，所述第二宽度是所述第一宽度的至少两倍。22.根据权利要求21所述的半导体器件，其中，所述第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述第二栅极结构在第二方向上的边缘部分处更高。23.根据权利要求21所述的半导体器件，其中， 所述第二栅极结构的第二宽度至少为80nm，并且 所述至少一个第一栅极结构的第一宽度小于80nm。24.根据权利要求21所述的半导体器件，还包括: 所述半导体衬底上的层间绝缘膜，所述层间绝缘膜在第二方向上邻近于所述第二栅极结构的侧表面， 其中，所述层间绝缘膜的上表面在第三方向上的高度随着在第二方向上与所述第二栅极结构的侧表面的距离的增大而减小。25.根据权利要求21所述的半导体器件，还包括: 间隔件，其包围所述第二栅极结构的侧表面， 其中，所述第二栅极结构的上表面在第三方向上的高度在中心部分处比在所述第二栅极结构在第二方向上邻近所述间隔件的侧表面处更高，并且 其中，所述间隔件的上表面在第三方向上的高度随着在第二方向上与所述第二栅极结构的侧表面的距离的增大而持续减小。
【文档编号】H01L21/8234GK105990232SQ201610149691
【公开日】2016年10月5日
【申请日】2016年3月16日
【发明人】金柱然, 姜尚廷, 安智焕
【申请人】三星电子株式会社