一种半导体器件的制作方法
【专利摘要】一种半导体器件，包括至少一个n?MOSFET，至少一个p?BJT，以及至少一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；其中，所述二端元件有一个第一端和一个第二端；所述n?MOSFET的漏极与所述p?BJT的基极通过导体相联；所述p?BJT的集电极通过导体与所述二端元件的第一端相联；所述n?MOSFET的源极通过导体与所述二端元件的第二端相联。本发明具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。
【专利说明】
一种半导体器件
技术领域
[0001 ]本发明属于半导体器件，特别是高压和/或功率器件，可用作分立器件，亦可用于功率模块。
【背景技术】
[0002]众所周知，绝缘栅双极型晶体管(IGBT)的元胞结构由一个金属-氧化物-场效应晶体管(MOSFET)和一个双极型晶体管(BJT)组合而成。图1示出了一个n-1GBT元胞的结构示意图。当IGBT栅G上的电压超过其MOSFET阈值电压时，电子将从MOSFET的η+源区经过MOSFET沟道进入η-型耐压区，并最终到达底部的P型阳极区。此时，将有大量的空穴从P型的阳极区注入到η型耐压区内并形成电导调制。由于IGBT在导通时用了双极型载流子，其导通时的电流能力大大增加。然而，由于MOSFET的P型源衬底区与BJT的空穴的集电区是同一个区(参见图1的p-base区)，该区又通过导体与MOSFET的η+源区相连，因此p-base区的电位与η+源区的电位相同。因此，在η型耐压区内靠近p-base区附近的非平衡空穴可以顺畅的通过集电极流走，而不能在那里形成强烈的电导调制。基于此，普通的IGBT在较大的电流密度时仍然有较高的导通压降。虽然例如IEGT、CSTBT等器件都不同程度地提高了集电极附近非平衡载流子的浓度，但仍未从根本上解决上述问题。
[0003]具有ρηρη四层结构的晶闸管类器件适用于较大电流密度下的应用。图2示出了晶闸管类器件元胞的结构示意图。由于ρηρη四层结构的中间的Ρ2层对非平衡空穴起到势皇阻挡层的作用，使得ρηρη结构在导通时其耐压区内的非平衡载流子的电导调制效果大大增加，于是在较大的电流密度时器件仍有极低的导通压降。然而，对晶闸管类器件的开启和关断的控制需要对Ρ2层施加电压实现，特别是在关断阶段，ρ2区的电位要低于使得η2区不能注入大量的电子到nl区，这个过程需要较长的时间，导致开关速度低;而且，关断过程还容易出现电流集中效应使得器件失效;在关断的过程中，从阳极流入的大部分电流从与P2区接触的门极流走，因此门极的驱动损耗极大。此外，晶闸管类器件由于ρηρη四层结构的正反馈机制，使得导通时电流没有饱和的能力，因此器件的安全工作区不高。
【发明内容】
[0004]本发明的目的是提出一种半导体器件，具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。
[0005]—种半导体器件，包括至少一个n-M0SFET，至少一个p_BJT，以及至少一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；
其中，所述二端元件有一个第一端和一个第二端；
所述n-MOSFET的漏极与所述p-B JT的基极通过导体相联;所述p_B JT的集电极通过导体与所述二端元件的第一端相联;所述n-MOSFET的源极通过导体与所述二端元件的第二端相耳关； 所述P-BJT的发射极作为所述半导体器件的第一电极，所述n-MOSFET的源极与所述二端元件的第二端相联作为第二电极，所述n-MOSFET的栅极作为第三电极。
[0006]所述n-MOSFET设置有P型源衬底区，所述源衬底区内至少包含一个η型的电子的源区，部分的源区和部分的源衬底区通过导体相联，形成所述n-MOSFET的源极；
所述n-MOSFET还设置有η型的电子的漏区，所述漏区有导体相联，形成所述n-MOSFET的漏极；
在所述源区和所述漏区之间的源衬底区表面覆盖有绝缘层，在所述绝缘层表面覆盖有导体作为所述n-MOSFET的栅极；
所述P-BJT设置有η型的基区；所述基区有两个主表面，分别称为第一主表面和第二主表面;所述基区在第一主表面设置有不同于所述基区掺杂浓度的η型的辅基区，所述辅基区至少有一个导体与之接触，形成所述ρ-BJT的基极；
在所述两个主表面之间且紧贴所述第一主表面内至少有一个P型的集电区，所述集电区有导体与之相联，形成所述p-BJT的集电极;在所述两个主表面之间且紧贴所述第二主表面内至少有一个P型的发射区所述发射区有导体与之相联，形成所述P-BJT的发射极；
所述p-BJT的基极与所述n-MOSFET的漏极通过导体相联;所述p-BJT的集电极与所述二端元件的第一端通过导体相联;所述n-MOSFET的源极与所述二端元件的第二端通过导体相耳关。
[0007]所述n-MOSFET为垂直导电通道的纵向双扩散结构，或槽栅MOSFET结构。
[0008]在基区与发射区之间设置一个η型的场终止区。
[0009]所述的二端元件是一个ρη结二极管，所述第一端与所述ρη结二极管的P区相连接，所述第二端与所述ρη结二极管的η区相连接。
[0010]所述的二端元件是一个肖特基结二极管。
[0011 ]所述二端元件是一个肖克莱二极管，自第一端至第二端依次是ρηρη。
[0012]所述二端元件是多个串联的二极管，或者是一个栅-漏短接的M0SFET。
[0013]所述p-BJT的基区在第二主表面设置有不同于基区掺杂浓度的η型的辅基区，所述P-BJT的发射极不仅与所述发射区相联，还与辅基区相联；
所述的半导体器件还设置有并联二极管；
所述P-BJT的集电极与所述并联二极管的阴极通过导体相联;所述并联二极管的阳极与所述第二电极相联。
[0014]其中的η型和P型相互交换。
[0015]本发明具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。
【附图说明】
[0016]此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
图1是现有技术中通常的n—IGBT的一个元胞结构。
[0017]图2是现有技术中通常的晶闸管的元胞结构。
[0018]图3是本发明的半导体器件的一个实施例的结构示意图。
[0019]图4是本发明的半导体器件的不同MOSFET结构实施例的示意图。
[0020]图5是本发明的半导体器件的另一不同MOSFET结构实施例的示意图。
[0021]图6是本发明的半导体器件的不同BJT结构实施例的示意图。
[0022]图7是二端元件采用PN结二极管的结构示意图。
[0023]图8是二端元件采用肖特基结二极管的结构示意图。
[0024]图9是二端元件采用肖克莱二极管的结构示意图。
[0025]图10是二端元件采用多个串联的二极管的结构示意图。
[0026]图11是二端元件采用栅-漏短接的MOSFET的结构示意图。
[0027]图12是本发明提出的一种逆导型结构的示意图。
[0028]图13是图3所示结构在耐压为3500V下的在不同栅压下的电流密度与导通压降的关系的计算机仿真结果。
[0029]图14是图3所示结构在耐压为3500V下的在不同栅压下饱和电流密度与电压的关系的计算机仿真结果。
[0030]其中:
源衬底区11、15、18、20、源区12、19、漏区13、17、绝缘层14、基区21、第一主表面22、第二主表面23、集电区24、发射区25、辅基区26、27、场终止区31、源极S、漏极d、栅极g、基极b、集电极C、发射极e、二端元件W、第一电极A、第二电极B、第三电极C、并联二极管D、二端元件W、二端元件的第一端X、二端元件的第二端y、第一电极和第二电极之间的电压VAB。
【具体实施方式】
[0031]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0032]实施例1
图3为本发明提出的一种半导体器件的结构示意图，所述半导体器件由n-MOSFET控制BJT，所述半导体器件包括三部分:一个n-MOSFET、一个双极型晶体管p-BJT和一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上。其中，n-MOSFET的漏极d与p-BJT的基极b通过导体相联;p-BJT的集电极c通过导体与二端元件W的第一端X相联;n-MOSFET的源极s又通过导体与二端元件W的第二端y相联。本发明的半导体器件宏观上表现为三端器件，其中P-BJT的发射极e是第一电极A，n-M0SFET的源极s与二端元件W的第二端y相联作为第二电极B，n-M0SFET的栅极g作为第三电极C。
[0033]所述n-MOSFET设置有P型源衬底区11、15，所述源衬底区11内至少包含一个η型的电子的源区12，部分的源区12和部分的源衬底区15通过导体相联，形成所述n-MOSFET的源极s;
所述n-MOSFET还设置有η型的电子的漏区13，所述漏区13有导体相联，形成所述n-MOSFET的漏极d;
在所述源区12和所述漏区13之间的源衬底区11表面覆盖有绝缘层14，在所述绝缘层14表面覆盖有导体作为所述n-MOSFET的栅极g;
所述P-BJT设置有η型的基区21;所述基区21有两个主表面，分别称为第一主表面22和第二主表面23;所述基区21在第一主表面22设置有不同于所述基区21掺杂浓度的η型的辅基区26，所述辅基区26至少有一个导体与之接触，形成所述p-BJT的基极b; 在所述两个主表面之间且紧贴所述第一主表面22内至少有一个p型的集电区24，所述集电区24有导体与之相联，形成所述p-BJT的集电极c;在所述两个主表面之间且紧贴所述第二主表面23内至少有一个P型的发射区25，所述发射区25有导体与之相联，形成所述P-BJT的发射极e;所述p-BJT的发射极e作为所述半导体器件的第一电极A;
所述二端元件W有一个第一端X和一个第二端y ；
所述P-B JT的基极b与所述n-MOSFET的漏极d通过导体相联;所述p-B JT的集电极c与所述二端元件W的第一端X通过导体相联;所述n-MOSFET的源极s与所述二端元件W的第二端y通过导体相联，形成所述半导体器件的第二电极B;
所述n-MOSFET的栅极g作为所述半导体器件的第三电极C。
[0034]本发明采用一个n-MOSFET、一个双极型晶体管p-BJT和一个二端元件这三个元器件共同形成半导体器件，使本半导体器件导通时的压降显著降低。这三个元器件之间用导体相互连接。
[0035]当n-MOSFET的栅极g的电压超过其阈值电压时，MOSFET导通。此时电子从n-MOSFET的η型的源区12经过栅下的沟道到达n-M0SFET的η型的漏区13并进入漏极d，再经过导体流入P-BJT的辅基区26和基区21，并最终到达p-BJT的发射区25。此时，有大量的空穴从p-BJT的发射区25注入到基区21并最终到达集电区24。实际上，p-BJT的集电区24的电位受控于二端元件W的第一端X的电位。如果此时二端元件W的第一端X相对于基极b的电位Vxb超过n-MOSFET的漏极d相对于源极s的电位Vds，则在集电区24附近会形成非平衡空穴的势皇，该势皇阻碍了空穴流入集电区24，使得非平衡空穴在作为η型耐压区的基区21的顶部堆积，进而与基极b注入的大量电子形成强烈的电导调制。图3中第一电极A和第二电极B之间的电压VABS卩n-MOSFET的漏源电压Vds与p-BJT的发射极-基极电压Veb之和。当作为η型耐压区的基区21内形成强烈的电导调制时，Veb之值接近pin 二极管的正向导通压降(以硅材料为例，约0.8V)。如果此时Vds约为0.1V，则第一电极A和第二电极B之间的电压VAB约为0.9V。
[0036]当n-MOSFET的栅极g的电压小于其阈值电压时，MOSFET关断。此时不再有电子注入至Ijp-BJT的基区21，随着第一电极A的电位的提高，作为η型耐压区的基区21内的非平衡空穴将从集电极c流出并经过二端元件W到达第二电极B。如果此时Vxy的值远小于VAB，则VAB的压降主要由P-BJT的基区21和集电区24构成的反偏ρη结来承受。
[0037]在n-MOSFET关断且VAB值很大的稳定态时，n-MOSFET的漏极d相对于源极s的电压Vds等于p-BJT的基极b相对于集电极c的电压Vbc与二端元件W两端的电压Vxy之和。
[0038]图13和图14示出了图3所示结构在耐压为3500V下的电流电压关系的计算机仿真结果。其中图13是在不同栅压VG下的电流密度与导通压降的关系，图14是在不同栅压VG下饱和电流密度与电压的关系。
[0039]从图13可知，对于本发明的耐压3500V的情形，当n-MOSFET的栅极g相对源极s的电压VG为10V时，在每平方厘米200A的电流密度下，器件的正向导通压降为1.2V。
[0040]图14示出了本发明的器件在高压大电流下的电流-电压关系，在外加电压VAB从10V到2.8kV的变化范围内，流过器件的电流几乎保持不变，表现为电流的饱和特性。
[0041 ] 实施例2
在上述实施例中，n-MOSFET关断且VAB值很大的稳定态时，n-MOSFET的漏极d相对于源极s的电压Vds等于p-BJT的基极b相对于集电极c的电压Vbc与二端元件W两端的电压Vxy之和。事实上，此时由η型基区21和p型集电区24构成反偏的ρη结，随着VAB增加，该ρη结的反偏电压Vbc也随之增加。显然，n-MOSFET的击穿电压必须大于在器件所能承受的最大的VAB值下的Vbc和Vxy之和。
[0042]众所周知，MOSFET的结构随击穿电压的不同有着多种多样的结构。图4和图5分别示出了另外两种不同的n-MOSFET结构。其中图4是垂直导电通道的纵向双扩散MOSFET(VDMOS)结构。
[0043 ] 本实施例与图3中实施例1不同的是，图4中17和13都是该n-MOSFET的漏区，其中漏区17的掺杂浓度低于漏区13的掺杂浓度以提高器件的耐压。漏极d在下表面与电子的漏区13相连。
[0044]实施例3
图5是采用槽栅(Trench)的MOSFET结构示意图。图5也具有垂直的导电通道，17和13是该n-MOSFET的漏区，其中漏区17的掺杂浓度低于漏区13的掺杂浓度以提高器件的耐压。漏极d在下表面与电子的漏区13相连。一般而言，图4和图5的MOSFET同比图3的MOSFET有更高的击穿电压。
[0045]实施例4
图6与图3不同之处在于，在η型耐压区的基区21与P型的发射区25之间有一个η型的场终止区31，也可称为η缓冲层，因此在相同的基区21的厚度下，半导体器件的耐压更高。图6所示结构其电学原理与图3类似，这里不再赘述。
[0046]实施例5
图7中，二端元件W是一个ρη结二极管，第一端X与所述ρη结二极管的P区相连接，第二端y与所述ρη结二极管的η区相连接。
[0047]图7所示的器件有电流饱和的能力。这是因为在高压大电流的情形下，由于在很大的电流变化范围内二端元件W两端的电压Vxy几乎保持不变，随着流过n-MOSFET电流的增加，MOSFET两端的压降Vds增加。由于Vds等于p-BJT的基极b相对于集电极c的电压Vbc与二端元件W两端的电压Vxy之和，随着Vds增加，而Vxy几乎保持不变，因此Vbc增加，导致基区21与集电区24之间的非平衡空穴的势皇降低，于是p-BJT耐压区表面的电导调制减弱；随着VAB的增加，当基区21的电位高于集电区24的电位时，p-BJT的耐压区表面不再有电导调制，此时流过P-BJT的电流几乎不随VAB的增加而显著增加，即器件具有电流饱和的能力。
[0048]实施例6
图8中，二端元件是一个肖特基结二极管。图8所示的器件有电流饱和的能力，其工作原理与图7类似。由于在一定的电流下，肖特基结二极管的正向导通压降比ρη结二极管的正向导通压降小，因此图8所示的器件其饱和电流的值比图7的器件更小，故而有较大的短路安全工作区。
[0049]实施例7
图9中，二端元件是一个肖克莱二极管，自第一端(X)至第二端(y)依次是ρηρη。由于肖克莱二极管正向导通时存在电压折回效应，在小电流情形下，肖克莱二极管两端的电压可以远超过普通ρη结二极管两端的电压，因此在器件导通时耐压区表面电导调制效果更加显著;而在大电流情形下，肖克莱二极管两端电压接近普通ρη结二极管两端的电压，因此与如图7所示器件类似，图9所示器件存在电流饱和的能力。
[0050]实施例8
图10中，二端元件是多个二极管串联。图7所示器件的二端元件W是用一个二极管构成的，显然，可以用多个二极管串联的形式。这些串联的二极管宏观上表现为一种二端元件。由于多个串联的二极管正向导通电压超过一个二极管两端的电压，因此在器件导通时耐压区表面电导调制效果更加显著。
[0051 ] 实施例9
图11中，二端元件W是一个栅-漏短接的M0SFET。众所周知，当MOSFET的栅极和漏极短接在一起时，其漏-源极之间表现为一个二端元件，流过该二端元件W的漏极的电流随着漏源电压的增加而显著增加。
[0052]实施例10
图12是图3实施例1的逆导型结构，所述p-BJT的基区21在第二主表面23设置有不同于基区掺杂浓度的η型的辅基区27，所述p-BJT的发射极e不仅与所述发射区25相联，还与辅基区27相联;所述的半导体器件还设置有并联二极管D;所述p-BJT的集电极c与所述并联二极管D的阴极通过导体相联;所述并联二极管D的阳极与所述第二电极B相联。
[0053]当第二电极B电位高于第一电极A时，会有电流流经正向偏置的并联二极管D到达BJT的集电极C，再经过由集电区24、基区21和辅基区27构成的二极管到达第一电极A。因此图12所示的器件具有反向导通的能力。
[0054]以上描述中的η型和P型可以互换，互换之后仍然适用本发明的原理。
[0055]以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它【具体实施方式】，这些方式都将落入本发明的保护范围之内。
【主权项】
1.一种半导体器件，其特征在于:包括至少一个n-MOSFET，至少一个p_BJT，以及至少一个二端元件(W)，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上； 其中，所述二端元件(W)有一个第一端(X)和一个第二端(y); 所述n-MOSFET的漏极(d)与所述p-BJT的基极(b)通过导体相联;所述p-BJT的集电极(c)通过导体与所述二端元件(W)的第一端(X)相联;所述n-MOSFET的源极(s)通过导体与所述二端元件(W)的第二端(y)相联； 所述P-BJT的发射极(e)作为所述半导体器件的第一电极(A)，所述n-MOSFET的源极(s)与所述二端元件(W)的第二端(y)相联作为第二电极(B)，所述n-MOSFET的栅极(g)作为第三电极(C)。2.根据权利要求1所述的半导体器件，其特征在于: 所述n-MOSFET设置有P型源衬底区(11、15)，所述源衬底区(I I)内至少包含一个η型的电子的源区(12)，部分的源区(12)和部分的源衬底区(15)通过导体相联，形成所述η-MOSFET 的源极(s); 所述n-MOSFET还设置有η型的电子的漏区(13)，所述漏区(13)有导体相联，形成所述η-MOSFET 的漏极(d); 在所述源区(12)和所述漏区(13)之间的源衬底区(11)表面覆盖有绝缘层(14)，在所述绝缘层(14)表面覆盖有导体作为所述n-MOSFET的栅极(g); 所述P-BJT设置有η型的基区(21);所述基区(21)有两个主表面，分别称为第一主表面(22)和第二主表面(23);所述基区(21)在第一主表面(22)设置有不同于所述基区(21)掺杂浓度的η型的辅基区(26)，所述辅基区(26)至少有一个导体与之接触，形成所述p-BJT的基极(b); 在所述两个主表面之间且紧贴所述第一主表面(22)内至少有一个P型的集电区(24)，所述集电区(24)有导体与之相联，形成所述p-BJT的集电极(c);在所述两个主表面之间且紧贴所述第二主表面(23)内至少有一个P型的发射区(25)，所述发射区(25)有导体与之相联，形成所述P-BJT的发射极(e); 所述P-B JT的基极(b )与所述n-MOSFET的漏极(d )通过导体相联;所述p_B JT的集电极(c)与所述二端元件(W)的第一端(X)通过导体相联;所述n-MOSFET的源极(s)与所述二端元件(W)的第二端(y)通过导体相联。3.根据权利要求1所述的半导体器件，其特征在于:所述n-MOSFET为垂直导电通道的纵向双扩散结构，或槽栅MOSFET结构。4.根据权利要求1所述的半导体器件，其特征在于:在基区(21)与发射区(25)之间设置一个η型的场终止区(31)。5.根据权利要求1所述的半导体器件，其特征在于:所述的二端元件(W)是一个ρη结二极管，所述第一端(X)与所述Pn结二极管的P区相连接，所述第二端(y)与所述ρη结二极管的η区相连接。6.根据权利要求1所述的半导体器件，其特征在于:所述的二端元件(W)是一个肖特基结二极管。7.根据权利要求1所述的半导体器件，其特征在于:所述二端元件(W)是一个肖克莱二极管，自第一端(X)至第二端(y)依次是ρηρη。8.根据权利要求1所述的半导体器件，其特征在于:所述二端元件(W)是多个串联的二极管，或者是一个栅-漏短接的MOSFET。9.根据权利要求1所述的半导体器件，其特征在于:所述p-BJT的基区(21)在第二主表面(23)设置有不同于基区掺杂浓度的η型的辅基区(27)，所述p-BJT的发射极(e)不仅与所述发射区(25)相联，还与辅基区(27)相联； 所述的半导体器件还设置有并联二极管(D); 所述P-BJT的集电极(c)与所述并联二极管(D)的阴极通过导体相联;所述并联二极管(D)的阳极与所述第二电极(B)相联。10.根据权利要求1-9任意一项所述的半导体器件，其特征在于:其中的η型和P型相互交换。
【文档编号】H01L25/18GK106067799SQ201610411790
【公开日】2016年11月2日
【申请日】2016年6月13日 公开号201610411790.1, CN 106067799 A, CN 106067799A, CN 201610411790, CN-A-106067799, CN106067799 A, CN106067799A, CN201610411790, CN201610411790.1
【发明人】骆宁
【申请人】骆宁