半导体器件及其制造工艺的制作方法
【专利摘要】本发明提供了一种半导体器件，其包括位于半导体器件的栅极结构之上的介电层。半导体器件还包括导电互连件，其被配置成连接栅极结构和导电互连件之上的I/O区。半导体器件还包括设置在导电互连件和介电层之间的金属硅化物层，其中，金属硅化物是不同于导电互连件的金属的硅化物形式。本发明还提供了一种用于制造半导体器件的方法。
【专利说明】
半导体器件及其制造工艺
技术领域
[0001] 本发明总体涉及半导体领域，更具体地，涉及半导体器件的导电互连件结构及其 制造工艺。
【背景技术】
[0002] 随着半导体制造和加工工业已经发展至先进的技术节点，可以发现，集成度不断 提高、器件部件减少、以及对器件性能的更高要求不断增强。
[0003] 在半导体芯片的制造工艺中，导电互连件结构广泛地用于电连接器件的不同部件 和/或电连接外部电路。随着特征尺寸的持续缩小，对导电互连件的可靠性和性能的要求 变得更严格。研究先进的制造技术以提高导电互连件的完整性和半导体芯片的系统性能。
【发明内容】
[0004] 根据本发明的一个方面，提供了一种半导体器件，包括：介电层，位于半导体器件 的栅极结构之上；导电互连件，被配置成连接栅极结构和位于导电互连件之上的I/O区；以 及金属硅化物层，设置在导电互连件和介电层之间，金属硅化物为不同于导电互连件的金 属的硅化物形式。
[0005] 优选地，该半导体器件还包括：导电层，设置在导电互连件和金属硅化物层之间， 其中，导电层是金属。
[0006] 优选地，该半导体器件还包括：硅层，位于介电层内部，其中，硅层位于金属硅化物 层和介电层之间。
[0007] 优选地，硅层还设置在金属硅化物层的外围上。
[0008] 优选地，导电互连件的热膨胀系数（CTE)大于金属硅化物层的CTE，并且金属硅化 物层的CTE大于介电层的CTE。
[0009] 优选地，导电层包括钴、镍、钨、钼、钛、铂和钽中的一个。
[0010] 优选地，导电互连件包括铜。
[0011] 优选地，介电层和金属硅化物层之间的厚度的比率在1至200之间。
[0012] 根据本发明的另一方面，提供了一种半导体器件，包括：第一介电层；导电互连 件，设置在第一介电层内；金属硅化物层，设置在导电互连件之上；硅层，设置在金属硅化 物层的外围上；以及第二介电层，设置在金属硅化物层和硅层之上。
[0013] 优选地，硅层设置在金属硅化物层和第二介电层之间。
[0014] 优选地，导电互连件的热膨胀系数（CTE)大于金属硅化物层的CTE，并且金属硅化 物层的CTE大于第一介电层和第二介电层的CTE。
[0015] 优选地，导电互连件包括第一金属，并且金属硅化物层是不同于第一金属的第二 金属的硅化物形式。
[0016] 优选地，第二金属包括钴、镍、妈、钼、钛、钼和钽中的一个。
[0017] 优选地，该半导体器件还包括：导电层，导电层包括第二金属，并且设置在导电互 连件和金属硅化物层之间。
[0018] 根据本发明的又一方面，提供了一种用于制造半导体器件的方法，包括：提供衬 底；在衬底上形成栅极结构；在半导体器件的栅极结构之上形成第一介电层；在第一介电 层的沟槽中形成导电互连件，从而暴露出导电互连件的未被第一介电层覆盖的表面；在暴 露表面上形成导电材料；以及通过使导电材料和硅发生反应，将金属硅化物层形成为导电 材料的硅化物形式。
[0019] 优选地，通过使导电材料和硅发生反应将金属硅化物层形成为导电材料的硅化物 形式还包括加热衬底。
[0020] 优选地，该方法还包括：在导电材料上形成第二介电层，并且在形成第二介电层期 间娃被转移至金属娃化物层内。
[0021] 优选地，该方法还包括：在导电材料上形成硅层，其中，硅层提供用于形成金属硅 化物层的硅。
[0022] 优选地，该方法还包括：在硅层上形成第二介电层。
[0023] 优选地，在硅层上形成第二介电层期间，将金属硅化物层形成为导电材料的硅化 物形式。
【附图说明】
[0024] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，没有按比例绘制各个部件。实际上，为了清楚 地讨论，可以任意地增加或减小各个部件的尺寸。
[0025] 图1A至图1L是根据本发明的一些实施例的用于制造半导体器件的操作的截面 图。
[0026] 图2是示出了根据本发明的一些实施例的半导体制造平台的示意图。
[0027] 图3是示出了根据本发明的一些实施例的用于制造半导体器件的操作的流程图。
[0028] 图4是示出了根据本发明的一些实施例的用于制造半导体器件的操作的流程图。
[0029] 图5是示出了根据本发明的一些实施例的用于制造半导体器件的操作的流程图。
【具体实施方式】
[0030] 以下公开内容提供了多种用于实现所提供主题的不同特征的不同实施例或实例。 以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本 发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件直接接触的实施例，也可以包括额外的部件可以形成在第一部件和第二部件之间使得第 一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考符号和/ 或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所述各个实施例和/或配 置之间的关系。
[0031] 此外，在此可使用诸如"在…之下"、"在…下方"、"下面的"、"在…上方"、以及"上 面的"等的空间关系术语，以容易的描述图中所示的一个元件或部件与另一元件（多个元 件）或部件（多个部件）的关系。除图中所示的方位之外，空间关系术语旨在包括使用或 操作中的器件的不同的方位。装置可以以其他方式定位（旋转90度或在其他方位），并且 通过在此使用的空间关系描述符进行相应地解释。
[0032] 图1A至图1L是根据本发明的一些实施例的用于制造半导体器件100的操作的 截面图。参照图1A，提供了半导体衬底102。半导体衬底102包括诸如硅、硅锗等的半导 体材料。半导体衬底102可轻掺杂有p型杂质以成为p型娃衬底（P衬底）。另外，半导体 衬底102还可掺杂有η型杂质以成为η型娃衬底（η衬底）。在一些实施例中，半导体衬底 102包括诸如晶体硅或晶体锗、多晶结构或非晶结构的元素半导体。在一些实施例中，半导 体衬底102可以是诸如砷化镓（GaAs)、磷化镓（GaP)、碳化硅（SiC)、磷化铟（InP)、砷化铟 (InAs)、或锑化铟（InSb)的化合物半导体。在其他实施例中，半导体衬底102可以是诸如硅 锗（SiGe)、磷砷化镓（GaAsP)、铝砷化镓（AlGaAs)、铝砷化铟（AlInAs)、锗砷化铟（GalnAs)、 磷化镓铟（GalnP)、和/或磷化砷镓铟（GalnAsP)的合金半导体或任何其他合适的材料。
[0033] 在一些实施例中，半导体衬底102可以是绝缘体上硅（SOI)衬底。使用注氧隔离 技术（snrox)、晶圆接合、和/或其他合适的方法制造 SOI衬底。在一些实例中，半导体衬底 102包括掺杂的外延层或掩埋层。在其他实例中，半导体衬底102具有多层化合物结构。
[0034] 在图1B中，诸如浅沟槽隔离（STI)或硅的局部氧化（L0C0S)的各种隔离部件12 形成在半导体衬底102中以将各器件分隔开。形成隔离部件12以限定并且电隔离图1所 示的各个有源区。例如，隔离部件12可限定互补金属氧化物半导体（CMOS)器件的区域、核 心η型MOS(NMOS)器件的区域、核心p型MOS(PMOS)器件的区域、以及用于集成电路中的各 种微电子器件的其他区域。应该理解，下列公开的若干工艺形成用于一些其他类型器件的 半导体衬底102上的一些其他有源区中的相应部件。隔离部件12可包括氧化硅（Si0 x)、氮 化硅（SiN)、氮氧化硅（SiON)、气隙、其他合适的材料或它们的组合。
[0035] 然后，第一掺杂区13形成在半导体衬底102中。此外，第二掺杂区14在半导体衬 底102中邻近于一些隔离部件12而形成。第一掺杂区13和第二掺杂区14可以是PM0S、 NM0S或CMOS晶体管的源极区或漏极区。第一掺杂区13和第二掺杂区14包括高浓缩掺杂 物、并且形成为具有硼的P型区或具有磷的η型区。第一掺杂区13和第二掺杂区14可通 过例如热扩散工艺的各种工艺形成。第一掺杂区13和第二掺杂区14可通过已知或将要发 展的多个操作形成，这些操作为诸如在半导体衬底102上生长牺牲氧化物、在第一掺杂区 13或第二掺杂区14中的位置处（多个位置）形成开口图案、注入杂质和退火。
[0036] 在一些实施例中，根据现有技术中已知的设计规格，半导体衬底102可包括各种 阱区（未示出）。各阱区以Ρ阱结构、η阱结构或双阱结构形成。在这些阱区中掺杂浓度低 于第一掺杂区13或第二掺杂区14。ρ阱结构由ρ型掺杂物形成以围绕η型第一掺杂区13 或η型第二掺杂区14。可选地，η阱结构由η型掺杂物形成以围绕ρ型第一区13或第二掺 杂区14。
[0037] 在图1Β中，层间介电（ILD)层104形成在半导体衬底102上。ILD层104包括M0S 晶体管的各部分，诸如栅极结构15、第一侧壁间隔件18、和第二侧壁间隔件19以及导电插 塞21和22。
[0038] 栅极结构15设置在半导体衬底102上。栅极结构15可包括设置在半导体衬底 102上的栅极电介质16和设置在栅极电介质16上的栅电极17。
[0039] 作为位于半导体衬底102上的层的栅极电介质16可包括氧化硅层。可选地，栅极 电介质16可选择包括高k介电材料、氧化娃、氮化娃、氮氧化娃、其他合适的材料或它们的 组合。高k材料可选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮 化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组 合。高介电材料的实例包括 Hf02、HfSiO、HfSiON、HfzrO、LaO、BazrO、HfLaO、HfSiO、LaSiO、 八15丨0、^7 &0、批110、氧化锆、氧化铝、其他合适的高1^介电材料和/或它们的组合。在一些 实施例中，栅极电介质16可具有多层结构，诸如一个氧化硅层和另一个高k材料层。栅极 电介质16可通过任意合适的工艺形成在界面层之上。
[0040] 栅电极17设置在栅极电介质16上。栅电极17包括导电材料，诸如铝、铜、钛、钽、 钨、钼、氮化钽、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或 它们的组合。在一些实施例中，可选择使用重掺杂的非晶硅或多晶硅。在这种情况下，诸如 硼或磷的高浓度掺杂物可用于形成栅电极17。在一些实施例中，硅层用作栅极结构15的栅 极材料。娃化物层（未示出）通过娃与诸如妈、1'；[、？1：、13、他、批、]/[0或其他合适的金属的 导电材料发生反应而形成在栅电极层17上。
[0041] 栅极结构15具有栅极结构15的第一侧壁间隔件18和相对于栅极结构15的第一 侧壁间隔件18设置的第二侧壁间隔件19。通过诸如氮化硅或氧化硅的介电材料形成第一 侧壁间隔件18和第二侧壁间隔件19。可在上部分或斜坡中形成不同形状的第一侧壁间隔 件18和第二侧壁间隔件19。可通过沉积诸如氮化硅的薄膜在栅极结构15和半导体衬底 102上形成第一侧壁间隔件18和第二侧壁间隔件19。然后，使用蚀刻工艺去除残留在半导 体衬底102表面上的薄膜材料，留下第一侧壁间隔件18和第二侧壁间隔件19。
[0042] 参照图1B，ILD层104还包括导电插塞21和导电插塞22。导电插塞21可形成在 第一掺杂区13的顶部。导电插塞21将第一掺杂区13电连接至半导体器件100中上覆各 层的导电材料。同样地，导电插塞22将第二掺杂区14电连接至半导体器件100中上覆各 层的导电材料。导电插塞21和22由诸如铝、铜、钨的导电材料或其他合适的金属形成。导 电插塞21和22可通过诸如低压化学汽相沉积（LPCVD)或溅射的合适的工艺形成。
[0043] 在一些实施例中，扩散阻挡层（未不出）形成在导电插塞21和22与半导体衬底 102之间。例如，钛、氮化钛或钨-钨可用于形成扩散阻挡层。扩散阻挡层可通过溅射、CVD 或其他合适的工艺形成。
[0044] ILD 104还包括用于电隔离ILD层104中的各部件、以及电隔离ILD104和半导体 衬底102的介电材料。诸如沉积的合适的工艺可用于形成介电材料。然后，将平坦化工艺 应用于ILD层104以用于进一步的工艺。
[0045] 参照图1B，介电层105设置在ILD层104上。介电层105包括一些材料，诸如氧化 硅、氮化硅（SiN)、氮氧化硅、碳氧化硅（SiOC)、碳化硅、氟化氧化硅（SiOF)、碳掺杂氧化硅 (例如，SiOCH)、旋涂玻璃（S0G)、非晶氟化碳、氟硅酸盐玻璃（FSG)、聚酰亚胺、BCB(双对氯 甲基苯）、无孔材料、多孔材料和/或它们的组合。在一些实施例中，介电层105包括高密度 等离子体（HDP)介电材料（例如，HDP氧化物）和/或高深宽比工艺（HARP)介电材料（例 如，HARP氧化物）。在一些实施例中，介电层105是经过平坦化的介电膜。
[0046] 介电层105通过合适的沉积工艺形成，合适的沉积工艺可包括化学汽相沉积 (CVD)、物理汽相沉积（PVD)、离子化PVD(IPVD)和原子层沉积（ALD)。此外，其他工艺包括 高密度等离子体CVD (HDPCVD)、金属有机CVD (M0CVD)、远程等离子体CVD (RPCVD)、等离子体 增强CVD(PECVD)、LPCVD、热氧化、UV-臭氧氧化、外延生长方法（例如，选择性外延生长）、 溅射、镀法、旋转涂覆、其他合适的方法和/或它们的组合。在一个实施例中，介电层105具 有在约100 A至约2000.人之间的合适厚度范围。
[0047] 在图1C中，通过对介电层105施加合适的蚀刻工艺形成沟槽107和凹槽108以形 成图案化的介电层106。凹槽108可包括堆叠的沟槽和通孔结构。在一些实施例中，光刻胶 层通过例如光刻或其他替代工艺的合适的工艺形成在介电层105之上并且通过适当的光 刻图案化方法图案化以形成光刻胶部件。光刻胶工艺还可通过诸如无掩模光刻工艺、电子 束写入、离子束写入和/或分子印痕的其他合适方法实施或代替。在一些实施例中，光刻胶 工艺可包括在介电层105之上形成光刻胶层、将光刻胶曝光于图案、执行曝光后烘焙工艺、 以及形成包括光刻胶的掩模元件。在一个实施例中，可使用双镶嵌技术，其中，中间蚀刻停 止层可形成为用于凹槽18的堆叠的沟槽-通孔结构的硬掩模。
[0048] 之后，然后可使用反应离子蚀刻（RIE)工艺和/或其他蚀刻工艺蚀刻沟槽107和 凹槽108。蚀刻工艺可包括干蚀刻、湿蚀刻和/或其他蚀刻方法（例如，反应离子蚀刻）。蚀 刻工艺还可为纯化学（等离子体蚀刻）、纯物理（离子研磨）和/或它们的组合。
[0049] 干蚀刻工艺可在蚀刻室内实施。通过调整一些工艺参数可控制不同部件的厚度， 工艺参数包括射频（RF)源功率、偏置功率、电极尺寸、压力、流速、蚀刻时间、晶圆温度、其 他合适的工艺参数和/或它们的组合。干蚀刻工艺可实施含氧气体、含氟气体（例如，CF 4、 sf6、ch2f2、chf3和 /或c2f6)、含氯气体（例如，C12、CHC13、CC1 4、和/或bci3)、含溴气体（例 如，HBr、He和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。 在一些实施例中，干蚀刻工艺使用〇 2等离子体处理和/或0 2/N2等离子体处理。此外，干蚀 刻工艺可执行适当的一段时间。
[0050] 湿蚀刻工艺可使用用于氢氟酸（HF)浸渍工艺的HF溶液。在一些实施例中，湿蚀 刻工艺可将稀释的氢氟酸应用于中间半导体结构。在一些实施例中，湿蚀刻工艺包括暴露 给含有氢氧化铵的氢氧化物溶液、稀释的HF、去离子水和/或合适的蚀刻剂溶液。
[0051] 在图案化的介电层106上形成沟槽107和凹槽108之后，此后可剥离光刻胶。之 后，扩散阻挡层（未示出）可选择形成在沟槽107和凹槽108的底部和侧壁上。常见的扩 散阻挡金属或合金包括钽、镍、铪、铌、锆、钒、钨、镍铬合金、以及钛钨。此外，还可考虑导电 陶瓷，诸如氧化铟、硅化铜、氮化钨以及氮化钛。可以使用上述讨论的用于形成扩散阻挡层 的合适沉积工艺，诸如CVD、ALD以及PVD。扩散阻挡层具有的厚度在约20人至约200A之 间。然而，应该理解，本发明通篇引用的尺寸将根据所用的制造技术而按比例缩放。
[0052] 图1D是将导电材料填充进沟槽107和凹槽108内的步骤。然后导电互连件112 和导电互连件114分别形成在沟槽107和凹槽108中。导电互连件112被形成以电连接图 案化介电层106中的各部件。同样地，导电互连件114形成在凹槽108中以电连接下面的 各层。在一些实施例中，导电互连件112和导电互连件114被配置成连接栅极结构15和位 于导电互连件112和导电互连件114之上的输入/输出（I/O)区（未示出）。用于导电互 连件112和导电互连件114的导电材料包括铜、铝或其他合适的材料。
[0053] 在一个实施例中，形成导电互连件112和导电互连件114之前，晶种层可选地形成 在沟槽107和凹槽108的壁上。用于晶种层的常见材料包括Pd或其他聚合物和有机材料 的化合物。晶种层可由诸如PVD的合适工艺通过沉积而形成。
[0054] 形成导电互连件112和导电互连件114之后，使用合适的平坦化工艺。在一些实 施例中，平坦化图案化的介电层106以及导电互连件112和导电互连件114。此外，介电层 106以及导电互连件112和导电互连件114共面以利于后续的工艺。平坦化工艺可以是化 学机械抛光（CMP)操作。
[0055] 参照图1E，导电层110沉积在导电互连件112和导电互连件114上。在一些实施 例中，导电层110形成在导电互连件112或114与诸如介电层的上面各层之间。导电层110 用于防止导电互连件112和导电互连件114中的导电材料（诸如铜）扩散进周围的介电材 料中。导电层110由导电材料形成，诸如钴、镍、妈、钼、钛、钼、钽、其他合适的材料和/或它 们的组合。
[0056] 导电层110的厚度在约j〇A至约丨0〇A之间。用于形成导电层no的合适的沉积 工艺包括CVD、ALD和其他合适的工艺。在一些实施例中，沉积工艺可将导电层110选择沉 积至导电互连件112和导电互连件114的开口的表面上，以电绝缘导电互连件112和导电 互连件114。并且，选择沉积提供了导电互连件112和导电互连件114与图案化的介电层 106中的其他导电互连件之间的绝缘。
[0057] 参照图1F，硅层116沉积在导电层110之上。在一个实施例中，硅层116覆盖图案 化的介电层106。硅层116的厚度在约IQi至约100.A之间。合适的沉积工艺包括使用硅 烷（SiH 4)或乙硅烷（Si2H6)作为硅前体的CVD。可选地，硅层116可通过使用硅作为材料源 (target)的PVD工艺而形成。
[0058] 参照图1G，在硅层116和导电层110的界面处形成金属硅化物层118。在一个实 施例中，娃层116设置在金属娃化物层118的外围。娃层116为形成金属娃化物层118提 供硅。金属硅化物层118通过来自硅层116的硅原子与包括在导电层110中的金属发生反 应而形成。金属硅化物层 118 可包括 Co2Si、CoSi、CoSi2、NiSi、NiSi2、WSi 2、MoSi2、TiSi2、 PtSi、TaSi2、其他合适的材料和/或它们的组合。
[0059] 金属硅化物层118形成在导电互连件112和导电互连件114之上。在一个实施例 中，当在形成金属硅化物层118中消耗与导电层110接触的导电材料时，金属硅化物层118 将形成在导电互连件112和导电互连件114上。在导电层110的部分设置在导电互连件 112和导电互连件114上的另一个实施例中，金属硅化物层118形成在硅层116和导电层 110之间。在一个实施例中，金属硅化物层118设置在导电互连件112和导电互连件114的 表面之上。
[0060] 参照图1H，第二介电层220形成在金属硅化物层118上。在一个实施例中，第二介 电层220沉积在图案化的介电层106上。第二介电层220可沉积在硅层116上。在一个实 施例中，用于形成第二介电层220的材料与用于形成图案化的介电层106的材料相同。在 另一个实施例中，当同时消耗硅层116的硅和导电层110中的接触硅的金属时，金属硅化物 层118可形成在第二介电层220与导电互连件112和导电互连件114之间。第二介电层 220的厚度在约1〇〇A至约2000A之间。在一个实施例中，第二介电层220和金属硅化物 层118之间的厚度比率在1至200之间。
[0061 ] 在一个实施例中，在硅层116上形成第二介电层220期间执行将金属硅化物层118 形成为导电层110的导电材料的硅化物形式的步骤。
[0062] 在一个实施例中，娃层116的热膨胀系数（CTE)在约2ppm/°C至约3. 3ppm/°C 之间，例如，2.6ppm/°C。在另一个实施例中，第二介电层220的CTE在约0· lppm/°C至约 5ppm/°C之间，例如，lppm/°C。在一些实施例中，导电层110的CTE在约4. 5ppm/°C至约 9ppm/°C之间，例如 6. 3ppm/°C，或者在约 13ppm/°C至约 14ppm/°C，例如 13. 5ppm/°C。在 一个实施例中，导电互连件112或导电互连件114的CTE在约16ppm/°C至约24ppm/°C之 间。在一个实施例中，金属娃化物层118的CTE在约6. 5ppm/°C至约9. 5ppm/°C之间或者约 9. 5ppm/°C至约 15ppm/°C之间。
[0063] 在一些实例中，导电互连件112或导电互连件114的CTE大于金属硅化物层118 的CTE。在一些实例中，金属硅化物层118的CTE大于硅层116的CTE。在一些实例中，金 属硅化物层118的CTE大于第二介电层220的CTE。在一些实例中，金属硅化物层118的 CTE大于图案化的介电层106的CTE。
[0064] 在一些实例中，金属硅化物层118和第二介电层220之间的CTE的比率大于金属 硅化物层118和硅层116之间的CTE的比率。在一些实例中，导电互连件112和第二介电 层220之间的CTE的比率大于导电互连件112和硅层116之间的CTE的比率。
[0065] 在一个实施例中，金属硅化物层118可与第二介电层220原位形成。换言之，在 没有破坏真空的条件下，可在同一室内或一个平台内形成金属硅化物层118和第二介电层 220。可选地，在一个室内形成金属硅化物层118之后通过破坏真空在另一个室内形成第二 介电层220。
[0066] 在通常的实践中，需要在不同的室内形成导电层110和第二介电层220,因此破坏 真空的工艺顺序是必然的。当导电层110形成并且脱离真空环境后，可以发现，在第二介电 层220形成在导电层110上之前，可形成金属氧化物层。金属氧化物层通过大气中的氧气 与导电层110发生反应而形成。可以认为，金属氧化物层可导致诸如气泡或剥落的缺陷。 因此，劣化了导电层110和第二介电层220之间的粘合。由于剥落或气泡，会影响器件的完 整性和可靠性。反之，在本发明中，在导电层110暴露于氧气之前，硅层116形成在导电层 110上，这样可以防止金属氧化物层的形成。因此，提高了导电层110和第二介电层220之 间的粘合的性能。
[0067] 图II至图1J是根据一些实施例的半导体器件制造工艺的截面图。图II至图1J 示出了图1F所示的操作步骤之后的替代操作步骤。参照图II，在形成金属硅化物层118之 前，第二介电层220沉积在硅层116上。在一个实施例中，第二介电层220是图案化的介电 层106的覆盖部分。在另一个实施例中，硅层116设置在图案化的介电层106和第二介电 层220之间。此外，第二介电层220设置在导电层110之上。在一个实施例中，导电层110 设置在图案化的介电层106和第二介电层220之间。
[0068] 参照图1J，金属硅化物层118形成在第二介电层220和导电互连件114或导电互 连件112之间。在一些实施例中，形成金属硅化物层118的合适的工艺包括退火工艺，诸如， 加热半导体衬底102。
[0069] 在一个实施例中，金属硅化物层118形成在导电层110上。在另一个实施例中，金 属硅化物层118形成在硅层116与导电层110之间的表面上。在又一个实施例中，金属硅 化物层118形成在硅层116与导电互连件112和导电互连件114之间。
[0070] 图1K至图1L是根据一些实施例的半导体器件制造工艺的截面图。图1K至图1L 示出了图1E示出的操作步骤之后的替代操作步骤。参照图1K，第二介电层220的部分形成 在图案化的介电层106上。在这种情况下，利用第二介电层220而不是形成图1F所示的硅 层116来防止氧气与导电层110中的金属发生反应。在一个实施例中，第二介电层220是 图案化的介电层106的覆盖部分。第二介电层220设置在导电层110之上。在另一个实施 例中，导电层110设置在图案化的介电层106和第二介电层220之间。
[0071] 在图1K所示的操作（形成第二介电层220的部分）期间，也从导电层110的表面 上开始形成金属硅化物层118。由于第二介电层220,第二介电层220中的硅在形成第二介 电层220期间转移进金属硅化物层118内。在一个实施例中，金属硅化物层118形成在第 二介电层220和导电层110之间。
[0072] 参照图1E和图1K，在不破坏真空的情况下，第二介电层220和金属硅化物层118 与导电层110原位形成。此外，在形成第二介电层220期间，执行将金属硅化物层118形成 为导电层110中的导电材料的硅化物形式的步骤。
[0073] 参照图1L，形成整个第二介电层220和整个金属硅化物层118。
[0074] 图2示出了根据一些实施例的半导体制造平台200的示意图。半导体制造平台 200包括第一工具202、第二工具204和沟道206。
[0075] 第一工具（t〇〇l)202包括容纳用于导电工艺的半导体晶圆的第一室210。第一工 具202被配置成对半导体晶圆执行如图1A至图1L所示的半导体制造操作。为了说明示出 了第一室210,并且在第一工具202中可选地使用具有更多室的不同配置。同样地，第二工 具204包括容纳半导体晶圆的第二室212。在一个实施例中，第一工具202中执行的制造工 艺可不同于第二工具204中执行的制造工艺。
[0076] 沟道206设置在第一工具202和第二工具204之间。沟道206包括机器臂208， 其被配置成在第一工具202和第二工具204之间移动半导体晶圆。在一个实施例中，沟道 206被配置在低压或真空条件下。沟道206的气压可保持在O.ltorr以下。当在第一工具 202和第二工具204中顺序地执行两个或多个不同工艺时，沟道206提供虚拟真空隧道，通 过该隧道，可控制由不期望的反应物（诸如，氧气）导致的污染。例如，在图1E和图1K中 顺序地执行的操作可分别在第一工具202和第二工具204中进行。这些顺序的操作需要没 有破坏真空的工作环境，以防止在导电层110上形成金属氧化物层。在这种情况下，在形成 导电层110之后，可利用沟道206来移动半导体晶圆而不会破坏真空条件。
[0077] 图3是示出了根据一些实施例的半导体制造工艺的流程图。在操作310中，提供 半导体器件100的半导体衬底102。在操作320中，至少一个晶体管形成在半导体衬底102 上。晶体管包括栅极结构、源极区和漏极区。
[0078] 在操作330中，蚀刻介电层105以形成沟槽107和凹槽108,使得图案化的介电层 106形成在半导体器件100的栅极结构之上。然后，在操作340中，导电互连件112和导电 互连件114分别形成在图案化的介电层106中的沟槽107和凹槽108中。暴露出导电互连 件112或导电互连件114的未被图案化的介电层106覆盖的表面。在一个实施例中，导电 互连件112和导电互连件114包括诸如铜或铝的导电材料。
[0079] 在操作350中，具有诸如钴、镍、钨、钼、钛、铂和钽的导电材料的导电层110形成在 导电互连件112或导电互连件114的暴露表面上。在一个实施例中，导电材料形成在暴露 表面之上。
[0080] 在操作360中，硅层116形成在导电层110上。硅层116提供用于形成金属硅化 物层118的硅。在操作370中，金属硅化物层118形成为导电互连件112或导电互连件114 的导电材料的硅化物形式。金属硅化物层118通过导电材料与硅发生反应而形成。在一个 实施例中，通过例如加热衬底的工艺使导电层110中的导电材料与硅发生反应形成金属硅 化物层118。
[0081 ] 在操作380中，第二介电层220形成在硅层116上。在一个实施例中，第二介电层 220形成在图案化的介电层106上。在一个实施例中，在硅层116上形成第二介电层220期 间，执行将金属硅化物层118形成为导电材料的硅化物形式的步骤。
[0082] 图4是示出了根据一些实施例的半导体制造工艺的流程图。参照图4,图4中的操 作310至360已在图3的操作310至360中示出。操作360之后，在操作410中，第二介电 层220形成在娃层116上。在操作420中，金属娃化物层118形成在导电层110和第二介 电层220之间。
[0083] 图5是示出了根据一些实施例的半导体制造工艺的流程图。参照图5,图5的操 作310至350已在图3的操作310至350中示出。操作350之后，在操作510中，第二介电 层220的部分形成在硅层116上。在操作520中，金属硅化物层118形成在导电层110和 第二介电层220之间。在形成第二介电层220期间形成金属硅化物层118。在一个实施例 中，在操作510中形成第二介电层220的工艺期间，金属硅化物层118形成于硅被转移至金 属硅化物层118的位置处。
[0084] 本发明的一些实施例提供了半导体器件，其包括位于半导体器件的栅极结构之上 的介电层。导电互连件被配置成连接栅极结构和位于导电互连件之上的I/O区。金属硅化 物层设置在导电互连件和介电层之间，并且金属硅化物是不同于导电互连件的金属的硅化 物形式。
[0085] 本发明的一些实施例提供了半导体器件，其包括第一介电层。导电互连件设置在 第一介电层内。金属硅化物层设置在导电互连件之上。硅层设置在金属硅化物层的外围， 并且第二介电层设置在金属硅化物层和硅层之上。
[0086] 本发明的一些实施例提供了用于制造半导体器件的方法，该方法包括提供衬底。 该方法还包括在衬底上形成栅极结构。该方法还包括在半导体器件的栅极结构之上形成第 一介电层。此外，该方法包括在第一介电层的沟槽中形成导电互连件，从而暴露出导电互连 件的未被第一介电层覆盖的表面。该方法还包括在暴露表面上形成导电材料，以及通过反 应导电材料和娃将金属娃化物形成为导电材料的娃化物形式。
[0087] 上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的 各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改 其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域 的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本 发明的精神和范围的情况下，可以进行多种变化、更换以及改变。
【主权项】
1. 一种半导体器件，包括： 介电层，位于所述半导体器件的栅极结构之上； 导电互连件，被配置成连接所述栅极结构和位于所述导电互连件之上的I/O区；以及 金属硅化物层，设置在所述导电互连件和所述介电层之间，所述金属硅化物为不同于 所述导电互连件的金属的硅化物形式。2. 根据权利要求1所述的半导体器件，还包括：导电层，设置在所述导电互连件和所述 金属硅化物层之间，其中，所述导电层是所述金属。3. 根据权利要求2所述的半导体器件，还包括：娃层，位于所述介电层内部，其中，所述 硅层位于所述金属硅化物层和所述介电层之间。4. 根据权利要求3所述的半导体器件，其中，所述硅层还设置在所述金属硅化物层的 外围上。5. 根据权利要求1所述的半导体器件，其中，所述导电互连件的热膨胀系数（CTE)大于 所述金属硅化物层的CTE，并且所述金属硅化物层的CTE大于所述介电层的CTE。6. -种半导体器件，包括： 第一介电层； 导电互连件，设置在所述第一介电层内； 金属硅化物层，设置在所述导电互连件之上； 硅层，设置在所述金属硅化物层的外围上；以及 第二介电层，设置在所述金属硅化物层和所述硅层之上。7. 根据权利要求6所述的半导体器件，其中，所述硅层设置在所述金属硅化物层和所 述第二介电层之间。8. 根据权利要求6所述的半导体器件，其中，所述导电互连件的热膨胀系数（CTE)大于 所述金属硅化物层的CTE，并且所述金属硅化物层的CTE大于所述第一介电层和所述第二 介电层的CTE。9. 一种用于制造半导体器件的方法，包括： 提供衬底； 在所述衬底上形成栅极结构； 在所述半导体器件的所述栅极结构之上形成第一介电层； 在所述第一介电层的沟槽中形成导电互连件，从而暴露出所述导电互连件的未被所述 第一介电层覆盖的表面； 在所述暴露表面上形成导电材料；以及 通过使所述导电材料和硅发生反应，将金属硅化物层形成为所述导电材料的硅化物形 式。10. 根据权利要求9所述的用于制造半导体器件的方法，其中，通过使所述导电材料和 所述硅发生反应将所述金属硅化物层形成为所述导电材料的硅化物形式还包括加热所述 衬底。
【文档编号】H01L23/522GK105990229SQ201510844545
【公开日】2016年10月5日
【申请日】2015年11月27日
【发明人】龚伯涵, 卢盈静, 洪奇成, 王喻生, 张简旭珂
【申请人】台湾积体电路制造股份有限公司