具有可控端到端临界尺寸的鳍式场效应晶体管（FinFET）器件及其形成方法
【技术领域】
[0001]本发明的实施例涉及集成电路，更具体地，涉及具有可控端到端临界尺寸的鳍式场效应晶体管(FinFET)器件及其形成方法。
【背景技术】
[0002]半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。在单个半导体晶圆上通常制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。
[0003]随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET制造为具有从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方提供栅极。FinFET的优势可以包括减少短沟道效应以及更高的电流。
[0004]虽然现有的FinFET器件和制造FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
【发明内容】
[0005]本发明的实施例提供了一种鳍式场效应晶体管(FinFET)器件结构，包括:衬底；第一鳍结构和第二鳍结构，在所述衬底之上延伸；第一晶体管，形成在所述第一鳍结构上；第二晶体管，形成在所述第二鳍结构上；以及层间介电(ILD)结构，形成在所述第一晶体管和所述第二晶体管之间的端到端间隙中，其中，所述端到端间隙具有在从约1nm至约50nm的范围内的宽度。
[0006]本发明的另一实施例提供了一种鳍式场效应晶体管(FinFET)器件结构，包括:衬底；隔离结构，形成在所述衬底上；第一鳍结构，嵌入在所述隔离结构中；第一晶体管，形成在所述第一鳍结构上；第二晶体管，形成在所述第一鳍结构和所述隔离结构上；层间介电(ILD)结构，形成在所述第一晶体管和所述第二晶体管之间的端到端间隙中，其中，所述端到端间隙具有在从约1nm至约50nm的范围内的宽度。
[0007]本发明的又一实施例提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括:提供衬底；形成第一鳍结构和第二鳍结构，所述第一鳍结构和所述第二鳍结构在所述衬底之上延伸；在所述第一鳍结构和所述第二鳍结构上形成介电层；在所述介电层上形成多晶硅层、硬掩模层和光刻胶层；图案化所述光刻胶层以在所述光刻胶层中形成第一沟槽，其中，所述第一沟槽具有第一宽度；在所述第一沟槽中共形地形成涂层以在所述光刻胶层中形成第二沟槽，其中，所述第二沟槽具有第二宽度，并且所述第二宽度小于所述第一宽度；通过将所述光刻胶层用作掩模来图案化所述硬掩模层；通过将所述硬掩模层用作掩模来图案化所述多晶硅层以在所述第一鳍结构和所述第二鳍结构之间形成端到端间隙，其中，所述端到端间隙具有第三宽度，并且所述第三宽度小于所述第一宽度。
【附图说明】
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的立体图示。
[0010]图2示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的顶视图。
[0011]图3A至图31示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的截面图示。
[0012]图4A至图4G示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的截面图示。
【具体实施方式】
[0013]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0014]描述了实施例的一些变化。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以代替或消除描述的一些操作。
[0015]提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100的立体图示。
[0016]FinFET器件结构100包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。
[0017]FinFET器件结构100也包括从衬底102延伸的一个或多个鳍结构104(例如，Si鳍)。鳍结构104可以可选择地包括锗。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。
[0018]形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。如图1所示，在一些实施例中，隔离结构108围绕鳍结构104的下部，并且鳍结构104的上部从隔离结构108突出。换句话说，鳍结构104的部分嵌入隔离结构108中。隔离结构108防止电干扰或串扰。
[0019]FinFET器件结构100还包括栅极堆叠结构，栅极堆叠结构包括栅电极110和栅极介电层106。栅极堆叠结构形成在鳍结构104的中心部分上方。在一些实施例中，在鳍结构104上方形成多个栅极堆叠结构。在栅极结构中也可以存在许多其他层，例如，覆盖层、界面层、间隔件元件和/或其他合适的部件。
[0020]栅极介电层106可以包括诸如氧化硅、氮化硅、氮氧化硅的介电材料、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、
二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
[0021]栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其他适用的材料。可以以后栅极工艺(或栅极替换工艺)形成栅电极110。在一些实施例中，栅极堆叠结构包括诸如界面层、覆盖层、扩散/阻挡层或其他适用的层的额外的层。
[0022]鳍结构104包括由栅电极110和栅极介电层106围绕或包裹的沟道区112。可以掺杂鳍结构104以提供用于η型FinFET (NM0S器件)或ρ型FinFET (PM0S器件)的合适的沟道。可以使用诸如离子注入工艺、扩散工艺、退火工艺、其他适用的工艺或它们的组合的合适的工艺掺杂鳍结构104。鳍结构104包括源极区114和漏极区116，沟道区112位于源极区114和漏极区116之间。FinFET器件100可以是包括在微处理器、存储器单元(例如，静态随机存取存储器(SRAM))和/或其他集成电路中的器件。
[0023]图2示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100的顶视图。FinFET器件结构100包括多个鳍结构104和多个栅电极110。栅电极110横越在鳍结构104上方。隔离结构108围绕FinFET器件结构100。
[0024]如图2所示，鳍结构104可以基本上彼此平行。栅电极110也可以彼此平行并且基本上垂直于鳍结构104。在一些实施例中，当从顶视图看时，栅电极110也称为栅电极线。
[0025]在第一鳍结构104a上形成第一晶体管300a，并且在第二鳍结构104b上形成第二晶体管300b。在一些实施例中，第一晶体管300a和第二晶体管300b之间的第三宽度(W3)在从约1nm至约50nm的范围内。
[0026]图3A至图31示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构100的各个阶段的截面图示。图3A至图31是沿着图2的线AA’截取的截面图示。
[0027]参照图3A，在衬底102上方形成第一鳍结构104a和第二鳍结构104b。在一些实施例中，通过在衬底102上沉