具有不同大小的鳍状部的多栅极晶体管的制作方法

本发明的实施例属于半导体器件的领域，并且具体而言，属于非平面晶体管的领域。

背景技术：

FinFET是绕半导体材料的薄条带(被称为“鳍状部”)构建的晶体管。晶体管包括标准场效应晶体管(FET)节点/部件：栅极、栅极电介质、源极区、以及漏极区。器件的导电沟道在栅极电介质下方驻留在鳍状部的外侧上。具体而言，电流沿着鳍状部的“侧壁”和鳍状部的顶侧两者流动。由于导电沟道基本上沿着鳍状部的三个不同的外部、平面区域驻留，因此这种FinFET通常被称为“三栅极”FinFET。存在其它类型的FinFET(例如，其中导电沟道主要仅沿着鳍状部的侧壁而不沿着鳍状部的顶侧驻留的“双栅极”FinFET)。

附图说明

根据所附权利要求、一个或多个示例实施例的以下具体实施方式、以及对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：

图1(a)包括有差别的鳍状部(differential fin)晶体管的实施例的透视图。图1(b)包括图1(a)的实施例的侧视图。图1(c)包括不同的实施例，该不同的实施例包括有差别的栅极氧化物。

图2(a)包括双鳍状部晶体管的实施例的透视图。图2(b)包括双鳍状部晶体管的另一个实施例的透视图。

图3(a)-图3(e)例示了在本发明的实施例中使用对鳍状部的图案化蚀刻来产生有差别的鳍状部晶体管的工艺。

图4(a)-图4(e)例示了在本发明的实施例中使用沉积技术来产生双鳍状部晶体管的工艺。

具体实施方式

现在将参照附图，其中，类似的结构可以被提供有类似的附图标记。为了更清楚地示出各实施例的结构，本文中所包括的附图是对半导体/电路结构的图解表示。因此，所制造的集成电路结构例如在显微照片中的实际外观可能表现得不同，而同时仍然包含所例示的实施例的所请求保护的结构。此外，附图可以仅示出对于理解所例示的实施例有用的结构。可以不包括本领域公知的另外的结构，以保持附图的清楚性。例如，并非必须要示出半导体器件的每一层。“实施例”、“各实施例”等等指示这样描述的一个或多个实施例可以包括具体特征、结构、或特性，但并非每个实施例都必须要包括这些具体特征、结构、或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些特征、全部特征、或不具有这些特征。“第一”、“第二”、“第三”等等描述了共同的对象并指示所指代的类似对象的不同实例。这些形容词并非暗示这样描述的对象必须以给定顺序，不管是时间上的、空间上的、排序上的、还是以任何其它方式。“连接”可以指示元件彼此直接物理接触或电接触，并且“耦合”可以指示元件彼此协作或相互作用，但是它们可以或可以不直接物理接触或电接触。

一些片上系统(SoC)工艺技术使用具有过分缩放的栅极长度(Lg)的FinFET架构来提供性能和面积缩放。这种横向缩放(即，Lg缩短)的一个负面影响在于，与最小设计规则(即，标称大小)的低压晶体管(例如，逻辑晶体管)相比，对低电流泄漏和高压器件(它们两者都包括在SoC中，并因此对于成功的SoC工艺是重要的)的支持由于这些低泄漏/高压晶体管的不同晶体管架构而变得困难。换言之，尽管三栅极架构已经提供了低压、高速、逻辑器件中的亚阈值特性和短沟道效应的显著提高，但是短沟道效应的提高由于在操作电压下的大的栅极过驱动而并未提高高压器件的性能。此外，尽管当栅极长度Lg过分缩放时，鳍状部尺寸的进一步缩放对于保持亚阈值特性是重要的，但这些缩放的鳍状部尺寸示出了降级的沟道电阻并负面地影响了高压性能。还已经观察到，在高压压力条件下的性能降级随着鳍状部缩放而快速增加。

简言之，SoC架构需要大的泄漏和性能范围以及大范围的操作电压，以在单个SoC内容纳低压器件和高压器件两者。SoC上的低压、高速逻辑器件需要鳍状部尺寸的缩放(例如，较薄的鳍状部宽度和较短的鳍状部高度)，以改进经缩放的栅极长度晶体管的短沟道效应。然而，随着鳍状部缩放(例如，较薄的鳍状部宽度)，相同SoC上的高压晶体管遭受高压性能的降级，这是因为提高的阈值电压的影响在高栅极过驱动下最小。

本文中所讨论的实施例解决了在单个SoC中容纳低压开关器件(例如，低压逻辑晶体管)和高压开关器件(例如，输入/输出(I/O)晶体管)两者的问题。

一个实施例包括具有有差别的鳍状部宽度和高度(即，变化的鳍状部宽度和鳍状部高度)的器件结构，其利用经缩放的鳍状部尺寸的优点来支持器件的异常亚阈值特征，并且同时具有较好的可靠性和较低的栅极诱导的漏极泄漏(GIDL)，它们两者都是高压器件的期望特征。用于产生该器件结构的工艺流程与传统的三栅极形成工艺兼容。具体而言，一个实施例在沟道的源极侧处具有窄的鳍状部宽度(以改进短沟道效应)，并在相同沟道的漏极侧上具有较宽的鳍状部宽度(以减小漏极区中的栅极场，由此减小GIDL、改善压力条件下的热载流子效应、并改善由于较低的垂直电场而导致的器件击穿)。这些实施例在本文中有时被称为“有差别的鳍状部”器件，这是因为在这些器件内，鳍状部的一个部分在宽度上与该相同鳍状部的另一个部分不同。鳍状部宽度上的这种差别可以在器件的沟道内发生，其中沟道包括具有宽度过渡的鳍状部部分。如上面紧接着描述的，较宽的部分可以较靠近于漏极。

另一个实施例包括一种在SoC上实现有差别的鳍状部尺寸(即，具有不同宽度的鳍状部)的控制方法。该方法可以产生其中SoC的电路包括具有不同宽度的鳍状部(因此，不同宽度的沟道)的晶体管的实施例。例如，实施例包括第一晶体管，该第一晶体管的沟道比第二晶体管的沟道宽，由此，第一晶体管和第二晶体管两者都在SoC的电路中。这有时在本文中被称为“双鳍状部”结构，这是因为第一晶体管和第二晶体管具有不同的鳍状部宽度(“双鳍状部”)，其形成具有不同宽度的沟道。

这些实施例(例如，双鳍状部器件和有差别的鳍状部器件)提供优于传统器件的许多优点，现在讨论其中至少一些优点。首先，较宽的鳍状部可以显著地提高高压器件的性能。例如，使鳍状部变窄1nm可以使该鳍状部内的驱动电流以匹配的泄漏而降级10％。这是由于较窄的鳍状部的降级的沟道电阻而引起的。因此，与传统的高压器件架构相比，有差别的和双鳍状部结构的实施例中的加厚的鳍状部部分实现了显著的性能增益。第二，高Vcc器件通常由于热载流子而遭受碰撞电离，这在一段时间内会引起性能降级(例如，驱动降级)。该问题随着较窄的鳍状部宽度而增大。因为，碰撞电离主要发生在沟道的漏极侧中，有差别的鳍状部工艺中的较宽的鳍状部宽度(在沟道和/或漏极中具有较宽的鳍状部)提供了针对匹配的性能的可靠性的提高。第三，有差别的鳍状部工艺和双鳍状部工艺(在下面更详细描述)与传统的CMOS制造工艺集成/兼容。这种集成在不影响低压、高速逻辑器件的性能和亚阈值特性的情况下发生(由此实现高速的、低泄漏工艺)。第四，使用经图案化的半导体生长/沉积工艺(下面讨论)来形成有差别的鳍状部提供了在晶体管沟道内使用不同的半导体材料的灵活性。例如，晶体管可以包括加宽的沟道区，这是因为鳍状部由与衬底(例如，Si)相同的材料形成，但由于在鳍状部上外延生长第二材料(例如，IV或III-V族材料)而被加厚(例如，在沟道区中)。第五，经图案化的半导体生长可以被栅极电介质沉积代替，以提供在相同沟道内实现不同的栅极电介质厚度的方式。换言之，沟道可以具有邻近源极的、具有比栅极电介质的邻近漏极的部分薄的栅极电介质的部分。该较厚的电介质提供了较好的击穿和可靠性特性，而同时具有邻近源极的较薄电介质提供了较好的短沟道效应。

接下来是对各实施例的更详细的讨论。

图1(a)包括有差别的鳍状部晶体管100的实施例的透视图。图1(b)包括图1(a)的实施例的侧视图。非平面晶体管包括鳍状部105，该鳍状部包括具有源极区宽度140和源极区高度135的源极区110、具有沟道区宽度126和沟道区高度127的沟道区115、具有漏极宽度125和漏极高度130的漏极区120、以及形成在沟道区115的侧壁上的栅极电介质170。间隔体电介质161分隔接触部155、160、165。为了清楚起见，栅极电介质170在图1(b)中示出但未在图1(a)中示出。沟道区宽度126比源极区宽度140宽。沟道区高度127比源极区高度135高。例如，在实施例中，高度135在40-150nm之间(例如，50nm、70nm、90nm、110nm、130nm)、高度127高于高度135另外的1-10nm(例如，3nm、6nm、9nm)，宽度140在4-15nm之间(例如，6nm、8nm、10nm、12nm、14nm)、并且宽度126超过宽度140另外的0.5-2nm(例如，.7nm、.9nm、1.1nm、1.3nm、1.5nm、1.7nm、1.9nm)。

如图1(a)中示出的，漏极区宽度125比源极区宽度140宽，并且漏极区高度130比源极区高度135高，这是因为漏极区宽度125与沟道区宽度126相同，并且漏极区高度130与沟道区高度127相同。然而，在其它实施例中，可能不是这种情形，并且漏极区宽度125可以比源极区宽度140宽，但是与沟道区宽度126不同(即，较厚或较薄)。在其它实施例中，漏极区高度130可以比源极区高度135高，但是与沟道区高度127不同(即，较短或较高)。

实施例具有另外的沟道区宽度128和另外的沟道区高度129，并且沟道区宽度126比另外的沟道区宽度128宽。此外，沟道区高度127比另外的沟道区高度129高。换言之，在图1(a)的实施例中，在沟道内存在宽度和高度差别或过渡(见位置141)，但是在其它实施例中，整个沟道主要具有均匀的宽度和高度(并且该均匀的宽度和高度可以比源极宽度140或漏极宽度125和/或源极高度135和漏极高度130中任一者或两者宽和高)。在图1(a)的实施例中，较薄的沟道区位于较宽的漏极区与源极区之间。在沟道区内发生过渡141的地方可以在不同的实施例中变化。例如，在一些实施例中，过渡沿着沟道发生在中途，较接近于源极、或者较接近于漏极。

在一些实施例中，可以存在多于一个的过渡。例如，图1(a)示出了位置141处的单个鳍状部过渡，但是其它实施例可以包括两个或更多个过渡。例如，实施例包括邻近源极的薄的沟道部分、与源极和漏极等距的较厚的沟道部分、以及邻近漏极的较厚的沟道部分。过渡可以是突然的，以使得沟道的较厚部分包括大体上与沟道的较薄部分的侧壁相垂直的面。然而，在其它实施例中，可以存在渐变的过渡，其较为缓慢地增加沟道朝向漏极而远离源极的厚度。

在实施例中，沟道区包括第一材料和第二材料，并且加宽的沟道区宽度位于沟道区的其中第二材料形成在第一材料上的部分处。例如，在图1(a)中，接近于源极，沟道区包括与包括源极的鳍状部相同厚度的鳍状部。鳍状部可以包括例如硅(Si)。沟道的邻近漏极的较厚部分包括形成在原始鳍状部上方的外延(EPI)材料，以由此增加接近漏极的沟道部分的厚度。外延层可以包括例如IV或III-V族材料，例如SiGe。在这种实施例中，在鳍状部与EPI层之间可以存在阻挡层等等。然而，在其它实施例中，整个沟道部分可以是单片的并包括例如Si。然而，在这种实施例中，较薄部分可以被蚀刻以达到厚度。在另一个实施例中，沟道区的较厚部分可以包括与原始鳍状部相同的材料，在鳍状部上可以形成仅一层材料(例如，Si)。

图1(c)包括本发明的另一个实施例。图1(c)描绘了包括栅极电介质的装置，该栅极电介质包括具有第一栅极电介质高度的第一电介质部分170’以及具有第二栅极电介质高度的第二电介质部分170”，第二栅极电介质高度大于第一高度。尽管在图1(c)的侧视图中未示出，但是电介质部分170”在包括沟道的鳍状部部分的侧壁上的等同高度处还可以比电介质部分170’厚。因此，图1(c)的实施例可以包括具有一致的鳍状部高度和宽度(即，不是沟道区内的有差别的鳍状部)但具有有差别的栅极电介质的沟道。换言之，沟道可具有邻近源极的、具有比栅极电介质的邻近漏极的部分薄的栅极电介质的部分。该较厚的电介质提供了较好的击穿和可靠性特性，而具有邻近源极的较薄电介质提供了较好的短沟道效应。

其它实施例可以包括位于沟道区中的有差别的鳍状部以及用于沟道区的有差别的栅极电介质两者。

实施例包括具有位于SoC上的沟道区中的有差别的鳍状部的器件，SoC包括至少两个逻辑晶体管。因此，实施例包括容纳低压逻辑器件和高压器件(例如，图1(a)中的有差别的鳍状部晶体管)两者的单个SoC。在实施例中，至少两个逻辑晶体管与非平面晶体管共线。因此，实施例允许单个原始鳍状部，该原始鳍状部随后被处理以形成两个逻辑晶体管以及有差别的鳍状部晶体管。三个晶体管是共线的，因为单个长轴与每个晶体管的源极、漏极、以及沟道相交。在实施例中，图1(a)中的非平面晶体管耦合到第一电压源，并且至少两个逻辑晶体管中的一个逻辑晶体管耦合到第二电压源，第二电压源具有比第一电压源低的最大操作电压。在实施例中，耦合到第一电压源的器件耦合到输入/输出(I/O)节点。这种器件不是逻辑器件。

图2(a)包括双鳍状部晶体管的实施例的透视图。SoC 200包括第一非平面晶体管201，该第一非平面晶体管201包括第一鳍状部，该第一鳍状部包括具有第一源极区宽度225和第一源极区高度230的第一源极区210、具有第一沟道区宽度225和第一沟道区高度230的第一沟道区215、具有第一漏极宽度225和第一漏极高度230的第一漏极区220、以及形成在第一沟道区的侧壁上的第一栅极电介质(未示出)。第二非平面晶体管202包括第二鳍状部，该第二鳍状部包括具有第二源极区宽度240和第二源极区高度235的第二源极区210’、具有第二沟道区宽度240和第二沟道区高度235的第二沟道区215’、具有第二漏极宽度240和第二漏极高度235的第二漏极区220’、以及形成在第二沟道区215’的侧壁上的第二栅极电介质(未示出)。在实施例中，第一沟道区宽度225比第二沟道区宽度240宽，和/或第一沟道区高度230比第二沟道区高度235高。因此，图2(a)公开了双鳍状部架构或配置。

SoC 200包括具有与第一源极区210、第一沟道区215、和第一漏极区220相交的长轴271的第一鳍状部，以及包括与第二源极区210’、第二沟道区215’、以及第二漏极区220’相交的相同轴271的第二鳍状部。因此，器件201和202的鳍状部部分彼此共线。这反映了在实施例中如何从共同的单片鳍状部获得器件201、202(以及在其上面形成它们的鳍状部部分)。

在图2(a)的实施例中，第一源极区宽度225、第一沟道区宽度225、以及第一漏极宽度225全都大体上彼此相等。然而，在另一个实施例(未示出)中，第一沟道区215的沟道区宽度比第一源极区210的宽度大。在实施例中，沟道区自身可具有有差别的鳍状部，以使得沟道区215具有变化的宽度(例如，沟道区215在漏极220附近较厚并且在源极210附近较薄)。

图2(b)包括双鳍状部晶体管的实施例的透视图。这与图2(a)非常类似，但在器件201中包括与器件202的鳍状部相同厚度的鳍状部。换言之，在图2(b)中，宽度225等于宽度240，并且高度230等于高度235。然而，栅极氧化物270比栅极氧化物270’厚，和/或比栅极氧化物270’高。

存在实施有差别的鳍状部或双鳍状部工艺的许多方式。例如，图3(a)-图3(e)例示了使用对鳍状部的图案化蚀刻来产生有差别的鳍状部晶体管的工艺。而作为另一个示例，图4(a)-图4(e)例示了使用沉积技术来产生双鳍状部晶体管的工艺。其它可能的技术是可能的。

关于图3(a)-图3(e)，这些附图示出了使用底部抗反射涂层(BARC)工艺的有差别的鳍状部图案化技术。在晶体管的栅极区域内部使用图案化蚀刻来产生有差别的鳍状部。

具体而言，图3(a)描绘了晶体管处理中的步骤，其中，“虚设栅极”已经被去除，留下间隔体361之间并且在鳍状部363上方的空隙。鳍状部363位于衬底350上方，并且位于层间电介质(ILD)362下方。图3(b)描绘了旋涂到鳍状部363上的BARC层。随后执行成角度的离子注入364以使得BARC层的部分365(但不使BARC层的部分366)变硬。BARC层的仅一部分由于离子注入的成角度性质以及由ILD 362和间隔体361中的一个间隔体提供的屏蔽而变硬。图3(c)描绘了其中未变硬的BARC已经被去除而只留下BARC部分365的工艺中的点。图3(d)随后允许鳍状部363在区域367处被蚀刻，以使得沟道/栅极区域中的一些(例如，50％)被蚀刻，并且沟道/栅极区域中的剩余部分未被蚀刻。图3(e)例示了BARC部分365的去除，产生被蚀刻的沟道区367以及未被蚀刻的另一个沟道区368。因此，部分367比部分368薄和/或短，产生有差别的鳍状部晶体管，其随后可以经受进一步处理(例如，传统的CMOS处理)。

图4(a)-图4(e)提供了用于通过较宽的鳍状部材料的外延沉积来制造有差别的鳍状部晶体管的工艺流程概述。这允许在源极/漏极区中使用不同的半导体以及甚至代替半导体而沉积电介质从而在相同栅极中得到有差别的栅极电介质的灵活性。

具体而言，在图4(a)中，在衬底450上提供鳍状部463。在图4(b)中，在鳍状部463上形成材料(其可以与鳍状部463中所包括的材料是相同的材料)。该材料469可以外延形成。材料可以包括IV或III-V族材料或其它材料。长度470可以基于设计目标来确定。例如，长度470可以被用作为将成为有差别的鳍状部晶体管的材料的一部分，其中，较宽和/或较高的材料部分469用于包括沟道的子部分。长度470可以用于包括将成为有差别的鳍状部晶体管的材料的一些或全部，其中，较宽和/或较高的材料部分469用于包括沟道的一些或全部(而不管源极和/或漏极是否还包括部分469中的任何部分)。另一个设计目标可以是形成双鳍状部系统。在这种情形下，长度470可以被制造为足够长以形成高压器件或较高压器件(例如，包括在电路的I/O或时钟部分中的晶体管)的源极、沟道、和漏极，并且部分467可以用于形成薄的鳍状部的传统的低压器件或较低压器件(例如，逻辑晶体管)。尽管未示出，但图4(b)不应当被解释为必须指示部分467紧邻材料469。例如，在双鳍状部架构中，部分467可以离材料469相对长的距离，而在工艺中的较早的点仍然源自相同的鳍状部。

在图4(c)中，应用间隔体461。在图4(c)中呈现的情形下，间隔体被布置为形成有差别的鳍状部晶体管，例如在图1(a)中示出的实施例。在图4(d)中，形成栅极接触部455，并且在图4(e)中，形成源极接触部460和漏极接触部465。

如以上使用若干非详尽的示例描述的，存在用于在晶体管内实现有差别的鳍状部的各种方式。首先，工艺可以包括蚀刻半导体鳍状部以产生具有形成有差别的鳍状部的较薄/较厚鳍状部过渡的薄的鳍状部区域。第二，工艺可以包括在厚的鳍状部区域中沉积半导体以产生有差别的鳍状部。这允许在源极/漏极区(例如，基于Si的源极、漏极、以及沟道，其中SiGe EPI层位于鳍状部的沟道部分中的一些或全部上)中使用不同的半导体。第三，工艺可以包括沉积电介质以形成厚的电介质区域，从而实现有差别的栅极电介质(由此，鳍状部可以具有一致的宽度，但栅极电介质中的一些在源极/漏极节点中的一个附近较厚，并在源极/漏极节点中的另一个附近较薄)。第四，在栅极中对鳍状部(例如，Si鳍状部)的图案化氧化可以消耗鳍状部中的一些以产生较薄的鳍状部部分。该氧化物之后可以被去除以产生有差别的鳍状部。

各实施例包括半导体衬底。这种衬底可以是体半导体材料，其是晶圆的部分。在实施例中，半导体衬底是作为芯片的部分的体半导体材料，该芯片已经从晶圆被单颗化。在实施例中，半导体衬底是形成在绝缘体上方的半导体材料(例如，绝缘体上半导体(SOI)衬底)。在实施例中，半导体衬底是诸如在体半导体材料上方延伸的鳍状部之类的突出结构。

以下示例涉及其它实施例。

示例1包括一种装置，包括：非平面晶体管，所述非平面晶体管包括鳍状部，所述鳍状部包括具有源极区宽度和源极区高度的源极区、具有沟道区宽度和沟道区高度的沟道区、具有漏极宽度和漏极高度的漏极区、以及形成在所述沟道区的侧壁上的栅极电介质；其中，所述装置包括以下各项中的至少一项：(a)所述沟道区宽度比所述源极区宽度宽，以及(b)所述栅极电介质包括在第一位置处的第一栅极电介质厚度以及在第二位置处的第二栅极电介质厚度，所述第一位置和所述第二位置位于所述侧壁上的等同高度处，并且所述第一栅极电介质厚度和所述第二栅极电介质厚度彼此不相等。

在示例2中，示例1的主题可以可选地包括：其中，所述装置包括：所述沟道区宽度比所述源极区宽度宽。

在示例3中，示例1-2的主题可以可选地包括：其中，所述沟道区高度比所述源极区高度高。

在示例4中，示例1-3的主题可以可选地包括：其中，所述漏极区宽度比所述源极区宽度宽，并且所述漏极区高度比所述源极区高度高。

在示例5中，示例1-4的主题可以可选地包括：其中，所述沟道区具有另外的沟道区宽度以及另外的沟道区高度，并且所述沟道区宽度比所述另外的沟道区宽度宽。

在示例6中，示例1-5的主题可以可选地包括：其中，所述沟道区高度比所述另外的沟道区高度高。

在示例7中，示例1-6的主题可以可选地包括：其中，所述沟道区宽度位于第一位置处，并且所述另外的沟道区宽度位于第二位置处，所述第二位置被置于所述第一位置与所述源极区之间。

在示例8中，示例1-7的主题可以可选地包括：其中，所述沟道区包括第一材料和第二材料，并且所述沟道区宽度位于所述沟道区的其中所述第二材料形成在所述第一材料上的部分处。

在示例9中，示例1-8的主题可以可选地包括衬底，所述衬底包括第一材料，其中，所述第二材料外延形成在所述第一材料上。

在示例10中，示例1-9的主题可以可选地包括：其中，所述另外的沟道区宽度位于所述沟道区的不包括所述第二材料的另外的部分处。

在示例11中，示例1-10的主题可以可选地包括：其中，所述装置包括：所述栅极电介质包括在第一位置处的第一栅极电介质厚度以及在第二位置处的第二栅极电介质厚度，所述第一位置和所述第二位置处于所述侧壁上方的相同高度，并且所述第一栅极电介质厚度和所述第二栅极电介质厚度彼此不相等。

在示例12中，示例1-11的主题可以可选地包括在片上系统(SoC)中，所述片上系统(SoC)包括至少两个逻辑晶体管。

在示例13中，示例1-12的主题可以可选地包括：其中，所述至少两个逻辑晶体管与所述非平面晶体管共线。

在示例14中，示例1-13的主题可以可选地包括：其中，所述非平面晶体管耦合到第一电压源，并且所述至少两个逻辑晶体管中的一个逻辑晶体管耦合到第二电压源，所述第二电压源具有比所述第一电压源低的最大操作电压。

在示例15中，示例1-14的主题可以可选地包括：其中，所述非平面晶体管耦合到输入/输出(I/O)节点。

示例16包括一种片上系统(SoC)，所述片上系统(SoC)包括：第一非平面晶体管，所述第一非平面晶体管包括第一鳍状部，所述第一鳍状部包括具有第一源极区宽度和第一源极区高度的第一源极区、具有第一沟道区宽度和第一沟道区高度的第一沟道区、具有第一漏极宽度和第一漏极高度的第一漏极区、以及形成在所述第一沟道区的侧壁上的第一栅极电介质；以及第二非平面晶体管，所述第二非平面晶体管包括第二鳍状部，所述第二鳍状部包括具有第二源极区宽度和第二源极区高度的第二源极区、具有第二沟道区宽度和第二沟道区高度的第二沟道区、具有第二漏极宽度和第二漏极高度的第二漏极区、以及形成在所述第二沟道区的侧壁上的第二栅极电介质；其中，所述SoC包括以下各项中的至少一项：(a)所述第一沟道区宽度比所述第二沟道区宽度宽，以及(b)所述第一栅极电介质比所述第二栅极电介质厚。

在示例17中，示例16的主题可以可选地包括：其中，所述SoC包括：所述第一沟道区宽度比所述第二沟道区宽度宽，并且所述第一沟道区高度比所述第二沟道区高度高。

在示例18中，示例16-17的主题可以可选地包括：其中(a)所述第一鳍状部包括与所述第一源极区、所述第一沟道区、以及所述第一漏极区相交的第一长轴，(b)所述第二鳍状部包括与所述第二源极区、所述第二沟道区、以及所述第二漏极区相交的第二长轴，并且(c)所述第一长轴与所述第二长轴共线。

在示例19中，示例16-18的主题可以可选地包括：其中，所述第一鳍状部和所述第二鳍状部从共同的单片鳍状部获得。

在示例20中，示例16-19的主题可以可选地包括：其中，所述第一源极区宽度、所述第一沟道区宽度、以及所述第一漏极宽度大体上全都彼此相等。

在示例21中，示例16-20的主题可以可选地包括：其中，所述第一沟道区具有另外的第一沟道区宽度，并且所述第一沟道区宽度比所述另外的第一沟道区宽度宽。

示例22包括一种方法，包括：在衬底上形成鳍状部，所述鳍状部具有第一区域、第二区域、以及第三区域，并且所述第二区域具有邻近所述第一区域的第一位置和邻近所述第三区域的第二位置；执行从包括以下各项的组中选择的动作：(a)去除所述第二区域的位于所述第一位置处的部分，以及(b)在所述鳍状部上、在所述第二位置处形成材料；以及在所述第一区域中形成源极区，在所述第二区域中形成沟道区，以及在所述第三区域中形成漏极区；其中，所述沟道区具有在所述鳍状部上的所述第一位置处的第一沟道区宽度以及在所述鳍状部上的第二位置处的第二沟道宽度，所述第二沟道宽度比所述第一沟道宽度宽。

在示例23中，示例22的主题可以可选地包括：去除所述第二区域的位于所述第一位置处的部分。

在示例24中，示例21-23的主题可以可选地包括：在所述鳍状部上、在所述第二位置处形成材料。

出于例示和说明的目的，已经呈现了对本发明的实施例的前述描述。其并非旨在是详尽的或者将本发明限制为所公开的精确形式。本说明书和所附权利要求书包括诸如左、右、顶部、底部、上方、下方、上部、下部、第一、第二、等等之类的术语，它们仅用于描述性目的，而不应当被解释为限制性的。例如，标识相对垂直位置的术语指代其中衬底或集成电路的器件侧(或有源表面)为该衬底的“顶部”表面的情形；衬底可以实际上处于任何方位，从而衬底的“顶部”侧可以在标准的地球参照系中低于“底部”侧，但仍落入术语“顶部”的含义内。除非明确陈述，否则如本文中(包括在权利要求中)所使用的术语“在……上”并非指示位于第二层“上”的第一层直接位于第二层上并与第二层直接接触；在第一层与第一层上的第二层之间可以存在第三层或其它结构。本文中所描述的器件或制品的实施例可以以多个位置和方位被制造、使用、或运输。本领域技术人员可以意识到，鉴于以上教导，许多修改和变型是可能的。本领域技术人员将认识到对附图中所示出的各部件的各种等效组合和替代。因此，旨在本发明的范围并非由该具体实施方式限制，而是由所附权利要求限制。