用于块状鳍式晶体管的通道后置流程的制作方法

用于块状鳍式晶体管的通道后置流程的制作方法
【专利摘要】本发明提出一种用于块状鳍式晶体管的通道后置流程的方法，包含：图案化在半导体结构的基板上的鳍状物；在该基板上方形成介电材料；进行用于移除该鳍状物的材料的工艺，以在该鳍状物的通道区域处定义凹部；以及在该通道区域处形成置换半导体材料形成物。
【专利说明】
用于块状鳍式晶体管的通道后置流程
技术领域
[0001] 本发明涉及一种半导体鳍式结构，且尤涉及一种具有置换半导体材料 (replacement semiconductor material)的半导体结构。
【背景技术】
[0002] 根据鳍式晶体管半导体结构架构，鳍状物可从基板主体向上延伸而形成。在一个 市售形式中，基板可具有各种凹陷的区段来定义鳍状物。鳍式晶体管半导体结构可具有一 个或多个主动区域。主动区域可包含一个或多个鳍状物。半导体结构的主动区域可用隔离 区域隔开。
[0003] 市售的鳍式晶体管可以部分的硅形成。已提出用于制造鳍式晶体管的替代材料。 在一个态样中，替代材料的特征在于其移动率优于硅。已提出具有锗(Ge)和III-V族材料的 半导体结构。

【发明内容】

[0004] 在此提出一种方法，包含：图案化在半导体结构的基板上的鳍状物;在该基板上方 形成介电材料;进行用于移除该鳍状物的材料的工艺，以在该鳍状物的通道区域处定义凹 部；以及在该通道区域处形成置换半导体材料形成物。
【附图说明】
[0005] 特别指出本发明的一个或多个态样，并且在本说明书的权利要求书中将它们清楚 地请求保护作为范例。从下列实施方式配合随附图，可清楚明白本发明的前述及其他目的、 特征和优点，其中：
[0006] 图1是表示FinFET装置结构的制造方法；
[0007] 图2是形成鳍状物后，在中间制造阶段的半导体结构透视图；
[0008] 图3是图案化隔离沟槽后，在中间制造阶段的半导体结构透视图；
[0009] 图4是在半导体结构上方形成介电材料并平坦化后，在中间制造阶段的半导体结 构透视图；
[0010] 图5是在与鳍状物的顶部共平面的平坦表面上形成虚拟栅极堆迭后，在中间制造 阶段的半导体结构透视图，该虚拟栅极堆迭可包括虚拟栅极氧化物、多晶硅虚拟栅极、和氮 化硅硬遮罩；
[0011] 图6是在图案化该虚拟栅极堆迭后，在中间制造阶段的半导体结构透视图；
[0012] 图7是在凹陷介电材料并显露出栅极下方除外的鳍状物后，在中间制造阶段的半 导体结构透视图；
[0013] 图8是在间隔物氮化娃沉积和非等向性间隔物蚀刻后，在中间制造阶段的半导体 结构透视图；
[0014] 图9是在形成源极-漏极区域后，在中间制造阶段的半导体结构透视图；
[0015] 图10是在整个结构上方形成介电材料然后平坦化以使其与遮罩顶部共平面后，在 中间制造阶段的半导体结构透视图；
[0016] 图11是移除氮化物硬遮罩并暴露出多晶硅层后，在中间制造阶段的半导体结构透 视图；
[0017] 图12是在移除多晶硅后，在中间制造阶段的半导体结构透视图；
[0018] 图13是在通过凹陷半导体鳍状物而在通道区域中形成凹部后，在中间制造阶段的 半导体结构透视图；
[0019] 图14是在该通道凹部内选择性生长置换半导体材料后，在中间制造阶段的半导体 结构透视图；
[0020] 图15是移除介电材料以显露出定义鳍状物的通道区域后，在中间制造阶段的半导 体结构透视图；
[0021] 图16是沿图15线A-A截取的横截面图，示出具有导电栅极材料制成的场效晶体管 (FET)的半导体结构；
[0022]图17是表示经过FET的源极、通道和漏极的传导带和价能带的曲线图；以及 [0023]图18是表示具有根据多个不同组构所制造的FET的半导体结构的剖面图。
[0024] 符号说明：
[0025] 8、14、18、22 步骤
[0026] 1〇半导体结构
[0027] 50 FET
[0028] 102 基板
[0029] 110主体区段
[0030] 112鳍状物
[0031] 120、122、124、128、132、138、152、156、160 层
[0032] 136源极-漏极材料形成物、层
[0033] 142 凹部
[0034] 144置换半导体材料形成物、半导体材料形成物、形成物、层
[0035] 162、164垂直平面、垂直延伸平面
[0036] 170 标高
[0037] 190标高、顶部标高
[0038] 200E延伸部、源极-漏极延伸部
[0039] 200M主体区段、源极-漏极主体区段。
【具体实施方式】
[0040] 参考图1，提出一种制造半导体结构的方法，在该半导体结构的通道区域具有置换 半导体材料。
[0041] 在步骤8,可在具有基板的半导体结构中进行鳍状物的图案化。在步骤14,可在基 板上方进行介电材料的形成。在步骤18,可进行移除鳍状物的硅材料的工艺，以在该鳍状物 的通道区域定义凹部。在步骤22,可在该通道区域的该凹部内进行置换半导体材料的形成。 在一个实施例中，步骤8、14、18和22的制造过程可在彼此后进行。
[0042] 如图1所述的方法允许在步骤22形成置换半导体材料前先进行一个或多个高热预 算工艺。因此，置换半导体材料的形成不会受到一个或多个高热预算工艺而退化。如图1所 述的方法也允许在步骤22形成置换半导体材料前先进行一个或多个清洁工艺。因此，置换 半导体材料的形成不会受到一个或多个清洁工艺而退化。
[0043] 在一个特定范例中参考图1所述的方法的其他态样是参考图2至图15描述。
[0044] 参考图2,其中，示出具有主体区段110和鳍状物区段的半导体结构10,该鳍状物区 段包含多个鳍状物，其中，显示的是代表性鳍状物112。在一个实施例中的基板102可由硅 (Si)形成。在一个实施例中，基板102的鳍状物112可通过选择性移除基板102的硅区段而在 方块8进行图案化。在一个实施例中，鳍状物112的图案化可包括在基板102的主体区段110 上外延生长鳍状物。
[0045] 在如图2所示形成的鳍状物112的情况下，可在具有主体区段110和鳍状物的基板 102上方形成介电材料。在基板102上方形成介电材料前，可在基板102中形成隔开基板102 的主动区域的一个或多个隔离沟槽，例如隔离沟槽116。
[0046] 参考图3,图3示出在图案化隔离沟槽116(步骤8)后的如图2所示的半导体结构10。 隔离沟槽116可在基板102的主体区段110的顶部标高(top elevation) 111下方延伸。在另 一实施例中，隔离沟槽116可不在基板102的主体区段110的顶部标高111下方延伸。半导体 结构10可具有如图3所示的多个主动区域A和多个隔离区域I。在一个实施例中，隔离区域I 可隔开相反极性的FET区域。在一个实施例中，在隔离区域I左边的主动区域A可以是nFET区 域，而在隔离区域I右边的主动区域A可以是pFET区域。在一个实施例中，在隔离区域I左边 的主动区域A可以是pFET区域，而在隔离区域I右边的主动区域A可以是nFET区域。
[0047] 图4示出在步骤14(图1)形成层120以在基板102上方形成介电材料后，在如图3所 示的半导体结构I 〇的主动区域A中的半导体结构10。层120可在包含沟槽116 (如图3所示）的 基板102上方形成，其中，沟槽116可隔开半导体结构10的主动区域。层120可由介电材料(例 如:氧化物)形成。如图4所示，层120可被平坦化，使得层120的顶部标高与鳍状物112的顶部 标高具有平坦化的共同标高。在层120被平坦化前，可共形地在鳍状物(例如:鳍状物112)上 方以及沟槽(例如:沟槽116)内初始地形成层120。
[0048] 在步骤18(图1)，可进行用于移除鳍状物112的材料以在半导体结构10的通道区域 中定义凹部的工艺。在中间制造阶段的鳍状物112的通道区域可意指一体积，该体积在制造 具有导电栅极材料的场效晶体管(FET)时定义一通道(例如:如参考图16所示及描述者）。参 考图4至图13,在此描述一个实施例中的步骤18的实施(用于移除鳍状物的材料以在半导体 结构的通道区域中定义凹部的工艺）。
[0049] 图5示出在层120及鳍状物112上方形成层122及层124后的如图4所示的半导体结 构1〇。再参考图5,图5示出在层122及层124上方形成层128。在一个实施例中的层122可由介 电材料(例如:氧化物)形成。在一个实施例中的层124可由非晶多晶硅形成。在一个实施例 中的层128可由氮化物(例如:氮化硅(SiN))形成。在如图5的实施例所示的一个态样中，层 124和层128以鳍状物的顶部部分不被显露的方式沉积，使得该层124和该层128朝平行于层 120和鳍状物112的平坦顶部表面的方向水平延伸。可以看到，如图5所示形成的层124和128 允许鳍状物112的样板得以被保存直到置换金属栅极工艺。从图5可以看到，层124和128以 鳍状物112的侧壁不被显露且余留围绕鳍状物112的层120的方式形成，允许在层124和128 形成后形成具有将被形成的鳍状物112的形状的凹部，从而保存鳍状物112的样板。就在执 行步骤22前，可以根据图1的流程图（通过完成步骤18)而形成具有鳍状物112形状的凹部。 保存鳍状物112的样板可允许在步骤22形成置换半导体材料前先进行一个或多个高温工 -H- 〇
[0050] 因为层124的区段所占据的体积可稍后被导电栅极材料所占据，所以层124可被视 为虚拟栅极(dummy gate)。
[0051] 图6示出在图案化层122、层124和层128后的如图5所示的半导体结构10。层122、层 124和层128的图案化允许如图8所示的将形成在层128上方由层132所定义的栅极间隔物的 成形。
[0052] 在形成定义栅极间隔物的层形成前，可进行用于通过在鳍状物的源极-漏极区域 显露鳍状物而制造源极-漏极的工艺。参考图7,可在完成步骤18前先进行制造源极-漏极的 工艺（用于移除鳍状物的材料以定义该鳍状物的通道区域的凹部的工艺）。图7示出在从层 120非等向性移除材料后的如图6所示的半导体结构10。参考图7,从层120非等向性凹陷材 料会在鳍状物的栅极区域外部、在鳍状物112的源极-漏极区域中显露鳍状物112。鳍状物的 栅极区域可意指由所制造的具有导电栅极材料的FET的栅极所占据的鳍状物112的体积，如 图16所示。鳍部112的源极-漏极区域可意指由所制造的具有导电栅极材料的FET的源极-漏 极所占据的鳍状物112的体积，如图16所示。
[0053] 参考图8,图8示出在通过共形沉积及非等向性蚀刻形成层132后的如图7所示的半 导体结构10。层132可定义栅极间隔物，该栅极间隔物由布置在邻接层122、124和128的侧边 的层132的区段所示。在一个实施例中的层132可由氮化物(例如:氮化硅)形成。
[0054]在一个实施例中，可在完成步骤18的移除鳍状物的材料以在鳍状物112的通道区 域中定义凹部142的工艺前，以及在步骤22形成置换半导体材料形成物前，先制造出在此所 提出的源极-漏极材料形成物(例如：如图9所示的源极-漏极材料形成物136)。在一个实施 例中，可在完成步骤18的移除鳍状物112的材料以在鳍状物112的通道区域中定义凹部142 的工艺前，以及在步骤22形成置换半导体材料形成物前，先制造出所制造的具有栅极导电 材料的FET 50的源极-漏极（图16)。半导体结构10的源极-漏极的制造可包含一个或多个高 温工艺，尤其是掺质活化退火。在完成步骤18和22前先进行具有源极-漏极材料形成物136 的源极-漏极的制造可避免置换半导体材料形成物暴露于一个或多个高热预算工艺。
[0055] 源极-漏极材料形成物的制造可从进行如图7所述的工艺开始，其中，鳍部112可在 其源极-漏极区域中显露出来。参考图9,图9示出在选择性生长源极-漏极材料形成物136后 的如图8所示的半导体结构10。在一个实施例中，可在生长源极-漏极材料以产生嵌入式源 极-漏极结构前先凹陷鳍状物112的顶部表面。在一个实施例中，在生长源极-漏极材料形成 物136前，鳍状物112中可被凹陷的面积可包含鳍状物112在由层132定义的栅极间隔物下方 的面积。在另一实施例中，源极-漏极材料形成物136可生长在鳍状物112的顶部表面及侧壁 上。生长在鳍部112的材料上的源极-漏极材料形成物136的材料可以是例如硅或硅锗。
[0056] 图10示出在源极-漏极材料形成物136上方形成层138后的如图9所示的半导体结 构10。层138可由介电材料(例如:氧化物)形成。层138可如图10所示被平坦化，使得层138的 顶部表面与层132的顶部表面共平面。
[0057]图11示出在移除层132的材料后的如图10所示的半导体结构。层132的材料的移除 可显露出层124的材料以供移除。层124可由多晶硅形成。
[0058]图12示出在移除层124和层122的材料后的如图11所示的半导体结构10。在移除层 124和层122的材料后，鳍状物112的顶部表面可如图9所示在由层132所定义的栅极间隔物 之间的面积中被显露出来。在图12所示的阶段中的鳍状物112可由硅形成。
[0059]图13示出在进行用于从鳍状物112移除材料以在与由层132所定义的栅极间隔物 对齐的鳍状物112的通道区域中定义凹部142的材料移除阶段后的如图12所示的半导体结 构10。在图13所示的制造阶段前，凹部142可被定义在半导体结构10中被鳍状物112所占据 的体积。鳍状物112的通道区可意指半导体结构10中被所制造的具有导电栅极材料的FET 50的通道所占据的体积，如图16所示。
[0060]在一个实施例中，可以使用反应性离子蚀刻(RIE)进行用于从鳍状物112移除材料 的材料移除阶段以在鳍状物112的通道区定义凹部142 AIE可将硅移除的量限制在实质上 由垂直平面162所划分的面积，该垂直平面围住由层132所定义的间隔物的内部，这在某些 实施例中具有优点。
[0061 ]使用可在其他某些实施例中具有优点的替代蚀刻方法，从鳍状物112移除的材料 很有可能被限制在实质上由垂直平面164所划分的面积，该垂直平面围住由层132所定义的 间隔物的外部表面。不论哪一种情况，由于材料移除所定义的凹部142可被视为被限制在与 由层132所定义的栅极间隔物对齐的面积。
[0062] 在进行步骤18的一个态样中（进行在通道区域移除鳍状物的材料的工艺），步骤18 的进行可包含进行材料移除阶段，用于选择性移除鳍状物的材料，以在与可由层132定义的 栅极间隔物对齐的面积中，在鳍状物的通道区域定义凹部。
[0063] 在进行步骤18的一个态样中（进行在通道区域移除鳍状物的材料的工艺），步骤18 的进行可包含进行材料移除阶段，用于选择性移除鳍状物的材料，以在与可由层132定义的 栅极间隔物对齐的面积(其实质上限制在围住由层132所定义的侧壁的内部的垂直延伸平 面162之间的面积(图16))中，在鳍状物的通道区域定义凹部。
[0064] 在进行步骤18的一个态样中（进行在通道区域移除鳍状物的材料的工艺），步骤18 的进行可包含进行材料移除阶段，用于选择性移除鳍状物的材料，以在与可由层132定义的 栅极间隔物对齐的面积(其实质上限制在围住由层132所定义的侧壁的外部的垂直延伸平 面164之间的面积(图16))中，在鳍状物的通道区域定义凹部。
[0065] 在进行步骤18的一个态样中（进行在通道区域移除鳍状物的材料的工艺），步骤18 的进行可包含进行材料移除阶段，用于在鳍状物112的通道区域移除鳍状物的材料，而不会 在鳍状物112的源极-漏极区域移除鳍状物的材料。在中间制造阶段中，鳍状物112的源极-漏极区域可意指由所制造的具有导电栅极材料的FET的受定义的源极-漏极所占据的体积， 例如在此所提出的图16所示。
[0066] 在进行步骤18的一个态样中（进行在通道区域移除鳍状物的材料的工艺），步骤18 的进行可包含制造源极-漏极材料形成物136,用于在完成步骤18前先制造半导体结构10 (鳍状物具有或不具有凹陷，如图9所示)的源极-漏极。
[0067] 图14示出步骤22的进行(形成置换半导体材料形成物）。图14示出在选择性外延生 长半导体材料后以在凹部142(图13)内形成置换半导体材料形成物144的如图13所示的半 导体结构I 〇。半导体材料形成物144可包含例如合金或化合物，例如硅锗（SiGe )、碳化硅 (SiC)、锗(Ge)或III-V族材料。形成半导体材料形成物144可促成鳍状物112的重建。
[0068]图15示出在置换半导体材料形成物144周围从层120移除材料以在置换半导体材 料形成物144的面积中显露出鳍状物112后的如图14所示的半导体结构10。
[0069]置换半导体材料形成物144定义制造 FET 50的通道，如图16所示。在如图14所示的 阶段中形成形成物144可避免形成物144暴露于高温及/或严酷的清洁工艺。举例来说，如步 骤14所述(图1)，在一个实施例中，形成介电材料可包含浅沟槽隔离(STI)退火，该退火在一 个实施例中可在大约l〇〇〇°C和大约1200°C之间的退火温度进行大约10分钟至大约120分 钟。在一个实施例中，讲活化退火(well activation annealing)可在大约900°C和大约 1100°C之间的退火温度进行大约1秒至大约10秒。在一个实施例中，源极-漏极活化退火 (source-drain activation annealing)可在大约900°C和大约1050°C之间的退火温度进 行达大约5秒。在形成形成物144前可进行的严酷清洁工艺可包含:柱形鳍状物形成物清洁 (使用例如SCI、SC2、硫酸过氧化物(sulfuric peroxide)和HFEG)、鳍状物显露清洁(使用例 如Siconi、COR或DHF)、柱形栅极蚀刻清洁(使用例如SCI、SC2和硫酸过氧化物）、柱形间隔物 蚀刻清洁(使用例如SC1、SC2、硫酸过氧化物)和epi预先清洁(使用例如Siconi和H2预烘）。
[0070] 参照图16,在一个或多个层152由介电材料(例如高K介电材料)形成以及一个或多 个层156由功函数导电材料形成的情况下，能够完成场效晶体管(FET)50的制造。可在层156 上方形成由金属材料形成的一个或多个层160以定义栅极盖层。如图16所示的标高190可以 是基板102的顶部标尚，而标尚170可以是基板102的主体区段110的顶部标尚。所制造的如 图16所示的FET 50可包含具有一栅极，该栅极具有由层132定义的栅极间隔物、一个或多个 层152的介电材料、一个或多个层156的导电功函数材料和一个或多个层160的盖材料 (capping material)。所制造的如图16所示的FET 50可包含源极-漏极200。每个源极-漏极 200可具有主体区段200M和形成在由层132定义的间隔物下方的延伸部200E。当栅极工作 时，FET通道可通过置换半导体材料形成物144定义，该置换半导体材料形成物144定义出重 建的鳍状物112。在一个实施例中，如果在生长形成物136前，鳍状物112凹陷至基板102的顶 部标高190下方包含由层132定义的间隔物之下，则源极-漏极可全部通过外延生长源极-漏 极材料形成物136而定义。在另一实施例中，源极-漏极200可通过形成物136定义，然后成为 可由硅形成的掺杂鳍状物112的区段。此区段可涵盖延伸部200E的一个或多个面积或主体 区段200M的面积。
[0071] 图1的方法在提供材料给由置换半导体材料形成物144和源极-漏极200所定义的 通道时具有弹性，且同时降低置换半导体材料在制造过程期间劣化的风险。在一个实施例 中，由置换半导体材料形成物144所定义的通道可由以下所组成的群组中所选择的任何置 换半导体材料来提供:硅锗（SiGe)、碳化硅(SiC)、锗(Ge)或III-V族材料，而源极-漏极200 可由硅和硅锗所组成的群组中所选择的任何材料来提供。在一个实施例中，源极-漏极200 可包含由硅(Si)和硅锗(SiGe)所组成的群组中所选择的任何材料。
[0072] 参考图17,通过提供通道和源极-漏极200的源极，可针对特定应用来优化所制造 的FET 50的效能，使得FET 50具有特定的传导和价能带偏移的特征。图17为传导带E。和价 能带Ev通过FET 50的源极、通道和漏极的图表。通过将FET 50组构成包含在源极与通道之 间的传导带偏移A Ev，可在源极与通道之间提供较高的电子速度。通过将FET50组构成包含 在源极与通道之间的价能带偏移A Ε。，可在源极与通道之间提供增加的电洞注入速度。通 过提供多个选择给定义通道的材料，图1的方法可促进FET 50的工程，使得FET 50能具有优 化FET 50的特定能隙的特征以供特定应用。
[0073]图1的方法可加以变化来制造具有不同组构的F E T。在半导体结构10的共同基板 102的不同面积处可制造出不同组构，FET 50可形成在半导体结构10的不同面积上。参考图 9,源极-漏极材料形成物136可形成在鳍状物112上以定义半导体结构10的源极-漏极200。 在鳍状物112上生长源极-漏极材料形成物136前，鳍状物112可被凹陷。为了提供一个例示 组构，所凹陷的鳍状物112的面积可包含在所制造的FET 50处定义延伸部200E的区域，其被 定义为在间隔物之下的鳍状物112区域。为了提供另一例示组构，所凹陷的鳍状物112的面 积可能不包含延伸部区域。在此种组构中，延伸部区域由与形成鳍状物112的原始材料相同 的材料形成，其通常为硅。在一个实施例中，源极-漏极材料形成物136可由硅形成。在一个 实施例中，源极-漏极材料形成物136可由硅锗形成。半导体结构10的例示组构归纳在表A 中。
[0074]表 A
[0076] 参考表A中的组构，根据组构A的FET 50包含由硅形成的源极-漏极主体区段200M 以及由硅形成的源极-漏极延伸部200E(在鳍状物中与间隔物对齐的面积处）。组构A可通过 将鳍状物112凹陷至间隔物下方的面积的方式来提供。组构A也可通过将鳍状物112凹陷至 并未延伸至间隔物下方的面积的面积的方式来提供。进一步参考表A中的组构，根据组构B 的FET 50可包含由硅锗形成的源极-漏极主体区段200M以及由硅锗形成的源极-漏极延伸 部200E(在鳍状物中与由层132定义的间隔物对齐的面积处）。组构B可通过将鳍状物112凹 陷至由层132定义的间隔物下方的面积的方式来提供。进一步参考表A中的组构，根据组构A 的FET 50可包含由硅锗形成的源极-漏极主体区段200M以及由硅锗形成的源极-漏极延伸 部200E(在鳍状物中与间隔物对齐的面积处）。组构C可通过将鳍状物112凹陷至并未延伸至 间隔物下方的面积的面积的方式来提供。具有如图18所示的共同基板102的半导体结构10 可如在此所述来制造，以包含:在面积A处依组构A所制造的一个或多个FET 50、在面积B处 依组构B所制造的一个或多个FET 50、以及在面积C处依组构C所制造的一个或多个FET 50。 参考图18，标尚190可以是基板102的顶部标尚，而标尚170可以是基板主体区段110的顶部 标尚。
[0077] 如本文所述而形成的每一层，例如层102、层120、层124、层128、层132、层136、层 138、层144、层152、层156和/或层160，可以通过使用各种沉积工艺来沉积形成，包括例如物 理气相沉积（PVD, physical vapor deposition)、原子层沉积（ALD, atomic layer deposition)、化学气相沉积（CVD,chemical vapor deposition)、派射（sputtering)或其 它已知工艺，这取决于形成该层的材料组合。
[0078]在一个实施例中，如本文所述的保护遮罩层(mask layer)，例如本文所述用于图 案化层102、层120、层124、层128、层132、层136、层138、层144、层152、层156和/或层160的遮 罩层可以包括材料如氮化硅、氧化硅或氮氧化硅，且可使用常规的沉积工艺，例如CVD或电 浆强化CVD(PECVD)。在其他示例中，可以根据半导体结构中所使用的材料而使用其他遮罩 材料。例如，保护遮罩层可以是或包括有机材料。例如，可流动氧化物(f IowabIe oxide)，例 如，氢娃倍半氧烧聚合物(hydrogen silsesquioxane polymer)或无碳娃倍半氧烧聚合物 (carbon-free silsesquioxane polymer)，可以经由可流动的化学气相沉积(F-CVD)来沉 积。在另一个例子中，保护遮罩层可以是或包括有机聚合物，例如，聚丙烯酸酯树脂 (polyacrylate resin)、环氧树脂(epoxy resin)、酸醛树脂(phenol resin)、聚酰胺树脂 (polyamide resin)、聚酰亚胺树脂（polyimide resin)、不饱和聚酯树脂（unsaturated polyester resin)、聚苯醚树脂（polyphenylene ether resin)、聚苯硫醚树脂 (polyphenylenesulfide resin)或苯并环丁稀（BCB,benzocyclobutene) 〇
[0079] 如本文所述的层，例如层102、层120、层124、层128、层132、层136、层138、层144、层 152、层156和/或层160的材料移除可以通过任何合适的蚀刻工艺实现，例如干式或湿式蚀 刻处理。在一个实例中，可以通过例如离子束蚀刻、电浆蚀刻或者等向性RIE来使用等向性 干式蚀刻。在另一实例中，也可以使用对遭受移除的材料具有选择性的蚀刻溶液来进行等 向性湿式蚀刻。
[0080] 本文所用的术语，其目的仅在于描述具体实施例，并非意在限制本发明。如本文所 用者，除非上下文另外明确指出，否则单数形式的"a"、"an"和"the"也包括多形式。应进一 步理解到，术语"包括"（以及任何形式的包括）、"具有"（以及任何形式的具有）、"包含"（以 及任何形式的包含）以及"含有"（以及任何形式的含有)是开放式连接词。结果，"包括"、"具 有"、"包含"或"含有"一个或多个步骤或元件的一种方法或装置拥有该些一个或多个步骤 或元件，但是不限于仅拥有该些一个或多个步骤或元件。同样地，"包括"、"具有"、"包含"或 "含有"一个或多个特征的一种方法的步骤或一个装置的元件拥有该些一个或多个特征，但 不限于仅拥有该些一个或多个特征。此外，以某种方式组构的一个装置或结构以至少该种 方式组构，但也可以以未列出的方式来组构。
[0081] 在权利要求书中的所有手段功能用语元件或步骤功能用语元件的对应结构、材 料、动作和等效物(若有的话），用以包含用于进行与如特定要求保护的其他元件结合的动 作的任何结构、材料或动作。本发明所提出的说明书的目的在于示例及描述，但并非用以述 尽本发明或限制本发明至所揭露的形式。对本领域技术人员而言，在不脱离本发明的范畴 和精神的情况下，许多修改和变化是显而易见的。所选择及描述的实施例是用来最佳说明 本发明和实际应用的一个或多个态样的原理，并使其他本技术领域中具有通常知识者针对 具有适用于所考虑的特定用途的各种修改的各种实施例来了解本发明的一个或多个态样。
【主权项】
1. 一种方法，包括： 图案化在半导体的基板上的鳍状物； 在该基板上方形成介电材料； 进行用于移除该鳍状物的材料的工艺，以在该鳍状物的通道区域处定义凹部；以及 在该通道区域处形成置换半导体材料。2. 根据权利要求1所述的方法，其中，形成该介电材料包括平坦化介电材料形成物，使 该介电材料形成物的顶部表面朝水平平面延伸，以及其中，进行该工艺包含形成朝平行于 该水平平面的方向延伸的虚拟栅极堆迭。3. 根据权利要求1所述的方法，其中，进行该移除工艺包含:形成栅极间隔物，并进行材 料移除阶段以用于在该鳍状物中与该栅极间隔物对齐的面积处移除该鳍状物在该通道区 域处的该材料。4. 根据权利要求3所述的方法，其中，该鳍状物中与该栅极间隔物对齐的该面积包含该 栅极间隔物下的面积。5. 根据权利要求1所述的方法，其中，进行该移除工艺包含从该通道区域选择性移除材 料。6. 根据权利要求1所述的方法，其中，进行该工艺包含进行材料移除阶段，以用于从该 通道区域选择性地移除该鳍状物的材料，而不从该鳍状物的源极-漏极区域移除材料。7. 根据权利要求1所述的方法，其中，该置换半导体材料选自由硅锗（SiGe)、碳化硅 (SiC)、锗(Ge)、和III-V族材料所组成的群组。8. 根据权利要求1所述的方法，其中，该方法包含，在完成该移除工艺前，先开始制作源 极-漏极。9. 根据权利要求1所述的方法，其中，该方法包含，在形成该置换半导体材料前，先形成 源极-漏极材料形成物。10. 根据权利要求1所述的方法，其中，该方法包含，选择用于通道和源极的材料，以用 于实现所需的传导带偏移或价能带偏移。11. 根据权利要求1所述的方法，其中，该方法包含，选择用于通道和源极的材料，以用 于实现在该通道中所需的应变状态。12. -种半导体结构，包括： 栅极，其具有一个或多个层的功函数导电材料； 鳍状物，其具有通道区域以及由硅形成的区段； 其中，该鳍状物的该通道区域由第一半导体材料形成，该第一半导体材料是不同于硅 的材料。13. 根据权利要求11所述的半导体结构，其中，该鳍状物具有包含由硅形成的区段的源 极-漏极。14. 根据权利要求11所述的半导体结构，其中，该源极-漏极具有外延生长形成物。15. 根据权利要求12所述的半导体结构，其中，该外延生长形成物由硅锗或硅形成。16. 根据权利要求10所述的半导体结构，其中，该半导体结构包含具有延伸部和主体区 段的源极-漏极。17. 根据权利要求15所述的半导体结构，其中，该延伸部由硅形成，以及该主体区段由 硅形成。18. 根据权利要求15所述的半导体结构，其中，该延伸部由硅锗形成，以及该主体区段 由娃锗形成。19. 根据权利要求15所述的半导体结构，其中，该延伸部由硅形成，以及该主体区段由 娃锗形成。
【文档编号】H01L21/336GK105914147SQ201610099116
【公开日】2016年8月31日
【申请日】2016年2月23日
【发明人】M·K·阿卡瓦尔达
【申请人】格罗方德半导体公司