纳米线结构及其制作方法
【专利摘要】本发明公开一种纳米线结构及其制作方法，其制作方法包括下列步骤。在基底上形成鳍片与浅沟隔离。鳍片的上部暴露于浅沟隔离之外。在被暴露出的鳍片上形成第一图案化介电层，并对浅沟隔离进行凹入蚀刻制作工艺，以暴露出鳍片的下部。在第二区形成第二图案化介电层，以覆盖第一图案化介电层以及第二区中被暴露出的鳍片。移除被暴露出的鳍片的下部，以于第一区形成上鳍片与下鳍片。再对浅沟隔离进行另一凹入蚀刻制作工艺，以暴露出部分的下鳍片以及位于第二区的部分的鳍片。移除第一区的第一图案化介电层，并将上鳍片转变成第一纳米线。
【专利说明】
纳米线结构及其制作方法
技术领域
[0001]本发明涉及一种纳米线结构以及其制作方法，尤指一种利用部分的鳍片转变成纳米线的纳米线结构以及其制作方法。【背景技术】
[0002]当元件发展至65纳米技术世代后，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，M0S)晶体管制作工艺难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件来取代平面式晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(Fin Field effect transistor，以下简称为FinFET)元件、三栅极(tr1-gate) FinFET元件、以及Q (omega)式FinFET元件等都已被提出。现在，则更发展出利用纳米线作为通道的全栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件积成度与元件效能的方案。此外，业界也提出使用含有锗成分的纳米线来更进一步提升纳米线晶体管的迀移率(mobility)，用于符合更高规格的逻辑、存储器等元件的需求。
【发明内容】
[0003]本发明的目的在于提供一种纳米线结构及其制作方法，利用形成图案化介电层以及对浅沟隔离进行凹入蚀刻等方式将部分的鳍片转变为纳米线。
[0004]根据本发明的一实施例，本发明提供一种纳米线结构的制作方法，包括下列步骤。 首先，在一基底上形成一鳍片以及一浅沟隔离。浅沟隔离围绕鳍片，鳍片的上部暴露于浅沟隔离之外，鳍片包括一第一区以及两个第二区，且第一区位于两个第二区之间。然后，在被暴露出的鳍片上形成一第一图案化介电层，并对浅沟隔离进行一凹入蚀刻(recessing)制作工艺，用以暴露出鳍片的一下部。在鳍片的第二区形成一第二图案化介电层，用以覆盖第一图案化介电层以及被暴露出的鳍片。然后，移除被暴露出的鳍片的下部，用以于第一区中形成一上鳍片以及一下鳍片。一间隔于一垂直投影方向上形成于上鳍片与下鳍片之间。之后，再对浅沟隔离进行另一凹入蚀刻制作工艺，用以暴露出部分的下鳍片以及位于第二区的部分的鳍片。接着，移除第一区的第一图案化介电层，并将上鳍片转变成一第一纳米线。
[0005]根据本发明的一实施例，本发明还提供了一种纳米线结构，包括一第一纳米线以及一第二纳米线。第一纳米线设置于一基底上，第二纳米线于一垂直投影方向上设置于第一纳米线与基底之间。第一纳米线与第二纳米线互相平行，且第一纳米线的宽度与第二纳米线的宽度不同。
[0006]根据本发明的另一实施例，本发明还提供了一种纳米线结构，包括一纳米线以及一鳍状结构。纳米线设置于一基底上，鳍状结构于一垂直投影方向上设置于纳米线与基底之间。纳米线与鳍状结构互相平行。
[0007]通过本发明所提供的纳米线结构的制作方法，可使纳米线结构具有于垂直方向排列的多个纳米线或纳米线与鳍状结构，由此达到提升相关的元件积成度与元件效能等目的。
【附图说明】
[0008]图1至图20为本发明第一实施例的纳米线结构的制作方法示意图；
[0009]图21至图25为本发明第二实施例的纳米线结构的制作方法示意图。
[0010]主要元件符号说明
[0011]10 基底
[0012]20 鳍片
[0013]20A上鳍片
[0014]20B下鳍片
[0015]20L 下部
[0016]20U 上部
[0017]30浅沟隔离
[0018]31第一图案化介电层
[0019]32第二图案化介电层
[0020]33第三图案化介电层
[0021]34第一氧化层
[0022]35第二氧化层
[0023]40外延层
[0024]50柱状结构
[0025]50L柱状结构的下部
[0026]50U柱状结构的上部
[0027]60纳米线
[0028]61第一纳米线
[0029]62第二纳米线
[0030]63鳍状结构
[0031]71栅极介电层
[0032]72功函数层
[0033]73栅极电极
[0034]74间隙壁
[0035]81金属硅化物层
[0036]82导电插塞
[0037]101纳米线结构
[0038]102纳米线结构
[0039]200纳米线晶体管
[0040]Dl第一方向
[0041]D2第二方向
[0042]D3垂直投影方向
[0043]G 间隔
[0044]R1 第一区
[0045]R2 第二区
[0046]W1第一宽度 [〇〇47] W2第二宽度 [〇〇48] W3第三宽度【具体实施方式】
[0049]请参阅图1至图20。图1至图20所绘示为本发明第一实施例的纳米线结构的制作方法示意图。其中图1、图3、图4、图5、图8、图10、图13、图15以及图18为立体示意图， 图7为沿图6中A-A’剖线所绘示的剖视图，图12为沿图11中B-B’剖线所绘示的剖视图， 图17为沿图16中C-C’剖线所绘示的剖视图，而图1、图5、图8、图10、图13、图15以及图 18为分别对应图2、图6、图9、图11、图14、图16以及图19中的部分区域立体示意图。举例来说，图1可被视为图2的左半部或右半部且省略基底的立体示意图，而其他立体示意图与其对应的图式关系也相同。本实施例提供一种纳米线结构的制作方法，包括下列步骤。首先，在半导体基底上形成多个鳍片与隔离结构，且为方便说明起见，如图1与图2所示，在一基底10上形成至少一鳍片20以及一浅沟隔离30。鳍片20沿一第一方向D1延伸，且鳍片 20包括一第一区R1以及两个第二区R2,且第一区R1于第一方向D1上位于两个第二区R2 之间。另一方面，也可视为基底10具有一个第一区R1以及两个第二区R2,鳍片20于第一方向D1上的两端分别位于两个第二区R2中，而鳍片20的两端之间的区域位于第一区R1 中。浅沟隔离30围绕鳍片20,且浅沟隔离30于一与第一方向D1正交的第二方向D2上位于鳍片20的两侧。第一区R1可被视为对应后续要形成栅极电极的区域，而第二区R2可被视为后续要当作源极/漏极的区域，但并不以此为限。
[0050]本实施例的基底10可包括娃基底(silicon substrate)、外延娃基底(epitaxial silicon substrate)、娃锗半导体基底(silicon germanium substrate)、碳化娃基底 (silicon carbide substrate)或娃覆绝缘(silicon-on-1nsulator, SOI)基底等，但并不以此为限。鳍片20则优选为硅鳍片，可通过对基底10进行黄光蚀刻制作工艺例如通过间隙壁影像转移(sidewall image transfer, SIT)所形成，但并不以此为限。浅沟隔离 30的材料可包括氧化硅或其他适合的绝缘材料，而浅沟隔离30可在形成鳍片20之后先形成一绝缘材料以覆盖鳍片20,接着再通过例如一化学机械研磨(chemical mechanical polish，CMP)制作工艺将过多的绝缘材料移除并使浅沟隔离30于一垂直投影方向D3的高度与鳍片20的高度大体上相等，但并不以此为限。
[0051]接着，如图3所示，可对浅沟隔离30进行一凹入蚀刻(recessing)制作工艺，用以降低浅沟隔离30于垂直投影方向D3上的高度并使鳍片20的上部20U暴露于浅沟隔离30 之外。然后，利用沉积、光刻、蚀刻等制作工艺，在被暴露出的鳍片20上形成一第一图案化介电层31，第一图案化介电层31可包括氮化硅、氮氧化硅或其他适合的介电材料，且第一图案化介电层31形成于第一区R1以及第二区R2的鳍片20上。此外，在本发明的其他实施例中，也可视需要利用对暴露出的鳍片20进行氮化或氧化方式形成自对准的第一图案化介电层31，或者也可通过用于形成鳍片20的硬掩模层(未图示)以及于鳍片20两侧形成间隙壁(未图示)来当作上述的第一图案化介电层31。
[0052]然后，如图4所示，对浅沟隔离30再进行一凹入蚀刻制作工艺，用以暴露出鳍片20的一下部20L。鳍片20的上部20U与鳍片20的下部20L相连，鳍片20的上部20U被第一图案化介电层31覆盖，而鳍片20的下部20L于第二方向D2上至少部分未被第一图案化介电层31以及浅沟隔离30所覆盖。
[0053]接着，如图5至图7所示，利用沉积、光刻、蚀刻等制作工艺，在鳍片20两端的第二区R2分别形成一第二图案化介电层32，亦即，此二第二图案化介电层32于各第二区R2会分别覆盖第一图案化介电层31以及被第一图案化介电层31与浅沟隔离30暴露出的鳍片
20。在第二图案化介电层32形成之后，移除被暴露出的鳍片20的下部20L，用以于第一区Rl中形成一上鳍片20A以及一下鳍片20B。上述的移除被暴露出的鳍片20的方式可包括湿式蚀刻制作工艺，但并不以此为限。换句话说，第一图案化介电层31可当作形成上鳍片20A的掩模，而第二图案化介电层32则可当作避免第二区R2的鳍片20被蚀刻断开的掩模，由此使第二区R2的鳍片20可被保留下来以形成用以支撑的柱状结构，但并不以此为限。
[0054]—间隔G于垂直投影方向D3上形成于上鳍片20A与下鳍片20B之间，也就是说上鳍片20A于第一区Rl悬空设置于下鳍片20B的上方。上鳍片20A与上鳍片20B于第一区Rl中被间隔G所隔离，且上鳍片20A与下鳍片20B于两第二区R2中仍通过鳍片20未被蚀刻的区域相连。第二图案化介电层32可包括氮化硅、氮氧化硅或其他适合的介电材料，且通过控制第二图案化介电层32于第二区R2的覆盖区域状况，可使形成的上鳍片20A与下鳍片20B也部分延伸至第二区R2中，但并不以此为限。
[0055]如图8与图9所示，在上鳍片20A与下鳍片20B形成之后，可再对浅沟隔离30进行另一凹入蚀刻制作工艺，用以更进一步降低浅沟隔离30于垂直投影方向D3上的高度并暴露出部分的下鳍片20B以及位于第二区R2的部分的鳍片20。下鳍片20B于第二方向D2上的两侧至少部分未被浅沟隔离30覆盖而暴露出来。接着，再次利用沉积、光刻、蚀刻等制作工艺，在各第二区R2分别形成一第三图案化介电层33，用以覆盖第二图案化介电层32以及被暴露出的鳍片20。第三图案化介电层33可包括氮化硅、氮氧化硅或其他适合的介电材料。
[0056]之后，如图10至图12所示，移除第一区Rl的第一图案化介电层31，或者也可说是将未被第二图案化介电层32或/及第三图案化介电层33覆盖的第一图案化介电层31移除，用于使上鳍片20A暴露出来。然后，在上鳍片20A以及下鳍片20B上分别形成一外延层40。本实施例的外延层40的材料可相同或不同于鳍片20的材料，且可依其所制备晶体管的电性需求而筛选合适的材料，例如可包括一锗外延层或一硅锗外延层等，但并不以此为限。外延层40可通过外延成长的方式形成于被暴露出的上鳍片20A与下鳍片20B的表面上，因此被第一图案化介电层31、第二图案化介电层32以及第三图案化介电层33覆盖的鳍片20的区域并不会形成外延层40。通过上述方式，可使得上鳍片20A于第二方向D2上的两侧以及于垂直投影方向D3的上表面与下表面均可形成外延层40，而下鳍片20B由于仍有部分区域被浅沟隔离30所覆盖围绕，故下鳍片20B仅有上表面以及第二方向D2上的两侧可形成外延层40。
[0057]接着，如图13与图14所示，本实施例的制作方法可选择性地于外延层40形成之后，再对浅沟隔离30进行又一凹入蚀刻制作工艺，用以再次降低浅沟隔离30于垂直投影方向D3上的高度并暴露出至少部分的未被外延层40覆盖的下鳍片20B。在本实施例中，第三图案化介电层33优选于鳍片20沿第二方向D2上的两侧延伸且覆盖浅沟隔离30的表面， 由此保护位于第二区R2的部分鳍片20可不因再次对浅沟隔离30进行凹入蚀刻制作工艺时被暴露出来，但并不以此为限。
[0058]然后，如图15至图17所示，进行一氧化制作工艺，用以将被外延层覆盖的上鳍片转变为被一第一氧化层34围绕的一第一纳米线61，将被外延层覆盖的下鳍片转变为被第一氧化层34围绕的一第二纳米线62,并于第二区R2将被第一图案化介电层、第二图案化介电层以及第三图案化介电层覆盖的鳍片20转变为两个被一第二氧化层35覆盖的柱状结构 50分别位于两个第二区R2中。换句话说，第二纳米线62于垂直投影方向D3上形成于第一纳米线61与基底10之间，且上述图13与图14中对浅沟隔离30所进行的凹入蚀刻制作工艺于外延层形成之后以及于氧化制作工艺之前进行。在本实施例的氧化制作工艺中，上鳍片与下鳍片或/及外延层中的硅由于会较优先被氧化而向外扩散，故可使得外延层中的锗向中心扩散且集中而形成锗纳米线，而包覆锗纳米线的第一氧化层34则为氧化硅层。也就是说，第一纳米线61与第二纳米线62优选分别为一锗纳米线，但本发明并不以此为限。在本发明的其他优选实施例中也可视需要使用其他材料的外延层来形成不同成分的纳米线。
[0059]值得说明的是，由于在进行氧化制作工艺之前，上鳍片四面被外延层包覆而下鳍片仅有三面被外延层包覆，因此会造成第二纳米线62的宽度小于第一纳米线61的宽度。举例来说，第一纳米线61于第二方向D2上具有一第一宽度W1，第二纳米线62于第二方向D2 上具有一第二宽度W2,而第二宽度W2小于第一宽度W1，但并不以此为限。在本发明的其他实施例中也可通过原本即具有上细下宽形状的鳍片20或其他制作工艺方式来形成比第一纳米线61更宽的第二纳米线62。此外，第一纳米线61以及第二纳米线62于第一区R1中互相上下分离，且第一纳米线61以及第二纳米线62与第二区R2中的柱状结构50连接。此夕卜，由于柱状结构50并非以外延层经由氧化制作工艺所形成，故柱状结构50的材料组成仍主要以硅为主，而自柱状结构50与第一纳米线61以及第二纳米线62连接处朝第一纳米线 61以及第二纳米线62的中心处的锗成分比呈现一逐渐增加的分布状态，但并不以此为限。
[0060]之后，如图18与图19所示，将于上述的氧化制作工艺中所形成的第一氧化层与第二氧化层移除而形成一纳米线结构101。如图18、图19以及图17所示，本实施例的纳米线结构101包括第一纳米线61以及第二纳米线62。第一纳米线61设置于基底10上，第一纳米线61沿第一方向D1延伸，基底10具有一个第一区R1以及两个第二区R2,且第一区R1 于第一方向D1上位于两个第二区R2之间。第二纳米线62于垂直投影方向D3上设置于第一纳米线61与基底10之间。第二纳米线62沿第一方向D1延伸，第一纳米线61与第二纳米线62互相平行，且第一纳米线61的宽度与第二纳米线62的宽度不同。在本实施例中， 以第二纳米线62的宽度小于第一纳米线61的宽度的状况进行说明，但并不以此为限。举例来说，第一纳米线61于第二方向D2上的第一宽度W1优选介于10纳米至30纳米之间， 而第二纳米线62于第二方向D2上的第二宽度W2优选介于7纳米至27纳米之间，但并不以此为限。此外，纳米线结构101还包括两个柱状结构50分别设置于两个第二区R2中，第一纳米线61以及第二纳米线62于第一区R1中被间隔G形成隔离，且第一纳米线61以及第二纳米线62与第二区R2的柱状结构50连接。换句话说，在垂直投影方向D3上排列设置的第一纳米线61与第二纳米线62于第一区R1彼此分离，但于第二区R2中通过柱状结构50相连，且两柱状结构50可对悬空的第一纳米线61与第二纳米线62提供支撑的效果。由于本实施例的柱状结构50以被多层堆叠的图案化介电层所覆盖的鳍片20经由氧化制作工艺所形成，故柱状结构50的一上部50U于第二方向D2上的宽度优选会大于柱状结构50 的一下部50L于第二方向D2上的宽度，但并不以此为限。值得说明的是，本发明的纳米线结构的制作方法并不限于仅形成上述的第一纳米线61以及第二纳米线62,在本发明的其他优选实施例中也可视需要采用相同的制作方式于垂直投影方向D3上形成三条或三条以上互相对应排列的纳米线。
[0061]如图20所示，本实施例的纳米线结构的制作方法可还包括于形成一栅极介电层 71以及一栅极电极73,栅极电极73环绕位于第一区R1的第一纳米线61与第二纳米线62， 且栅极介电层71形成于栅极电极73与第一纳米线61之间以及形成于栅极电极73与第二纳米线62之间。栅极介电层71可包括一高介电常数栅极介电层，但并不以此为限。此外， 本实施例的制作方法可选择性地还包括形成一间隙壁74、一金属硅化物层81以及多个导电插塞82,用以形成如图20所示的一纳米线晶体管200。换句话说，本实施例的纳米线结构可被应用于形成纳米线晶体管，但本发明并不以此为限，本发明的纳米线结构也可视需要应用于其他种类的半导体元件中。在纳米线晶体管200中，若栅极电极73为金属栅极时， 可选择性地还包括一功函数层72环绕第一纳米线61与第二纳米线62,且功函数层72设置于栅极电极73与栅极介电层71之间。间隙壁74设置于栅极电极73于第一方向D1上的两侧，且间隙壁74部分覆盖第一纳米线61与第二纳米线62。金属硅化物层81形成于未被栅极电极73与间隙壁74所覆盖的第一纳米线61与第二纳米线62上，且金属硅化物层81 也可形成于柱状结构50上。柱状结构50以及未被栅极电极73与间隙壁74所覆盖的第一纳米线61与第二纳米线62的区域可经由离子注入制作工艺而形成源极/漏极区，而导电插塞82则分别与位于源极/漏极区的金属硅化物层81或栅极电极73形成电连接。通过本实施例的制作方法，可于垂直投影方向D3上形成多个互相对应的纳米线，由此除了可提升元件积成度，另一方面更可提升对应形成的纳米线晶体管的元件效能。此外，利用本发明的纳米线结构所形成的纳米线晶体管并不以图20中所述的结构为限而可视需要搭配其他的晶体管结构设计。
[0062]请参阅图21至图25,并请一并参考图10至图12。图21至图25所绘示为本发明第二实施例的纳米线结构的制作方法示意图。其中图21为图22中的部分区域立体示意图， 图24为图25中的部分区域立体示意图，而图23为沿图22中D-D’剖线所绘示的剖视图。 如图10至图12以及图21至图23所示，与上述第一实施例不同的地方在于，本实施例的制作方法于外延层40形成之后随即进行氧化制作工艺，而不如图13所示的对浅沟隔离30进行凹入蚀刻制作工艺，也就是说于氧化制作工艺进行时，下鳍片20B并未部分暴露于外延层40与浅沟隔离30之外。因此，氧化制作工艺将被外延层40覆盖的下鳍片20B转变为被第一氧化层34围绕的一鳍状结构63,而鳍状结构63优选为一锗鳍状结构，但并不此为限。 也就是说，鳍状结构63于垂直投影方向D3上形成于第一纳米线61与基底10之间。此外， 由于在进行氧化制作工艺之前，上鳍片20A四面被外延层40包覆而下鳍片20B仅有三面被外延层40包覆，因此会造成鳍状结构63的宽度小于第一纳米线61的宽度。举例来说，第一纳米线61于第二方向D2上具有第一宽度W1，鳍状结构63于第二方向D2上具有一第三宽度W3,而第三宽度W3小于第一宽度W1，但并不以此为限。在本发明的其他实施例中也可通过原本即具有上细下宽形状的鳍片20或其他制作工艺方式来形成比第一纳米线61更宽的鳍状结构63。此外，第一纳米线61以及鳍状结构63于第一区R1中互相分离，且第一纳米线61以及鳍状结构63与第二区R2中的柱状结构50连接。
[0063]之后，如图24与图25所示，将于上述的氧化制作工艺中所形成的第一氧化层与第二氧化层移除而形成一纳米线结构102。如图24、图25以及图23所示，本实施例的纳米线结构102包括一纳米线60 (也就是上述的第一纳米线61)以及鳍状结构63。纳米线60设置于基底10上，纳米线60沿第一方向D1延伸，基底10具有一个第一区R1以及两个第二区R2,且第一区R1于第一方向D1上位于两个第二区R2之间。鳍状结构63于垂直投影方向D3上设置于纳米线60与基底10之间，鳍状结构63沿第一方向D1延伸，纳米线60与鳍状结构63互相平行，且鳍状结构63的宽度与纳米线60的宽度不同，例如鳍状结构63的宽度可小于纳米线60的宽度，但并不以此为限。举例来说，纳米线60于第二方向D2上的第一宽度W1优选介于10纳米至30纳米之间，而鳍状结构63于第二方向D2上的第三宽度W3 优选介于7纳米至27纳米之间，但并不以此为限。此外，纳米线结构102还包括两个柱状结构50分别设置于两个第二区R2中，纳米线60以及鳍状结构63于第一区R1中被间隔G 形成隔离，且纳米线60以及鳍状结构63与第二区R2的柱状结构50连接。换句话说，于垂直投影方向D3上排列设置的纳米线60与鳍状结构63于第一区R1彼此分离，但于第二区 R2中通过柱状结构50相连，且两柱状结构50可对悬空的纳米线60提供支撑效果。另请注意，本发明的纳米线结构的制作方法并不限于仅形成上述的纳米线60以及鳍状结构63,在本发明的其他优选实施例中也可视需要采用相同的制作方式于垂直投影方向D3上形成多条互相对应排列的纳米线以及鳍状结构。
[0064]综上所述，通过本发明的纳米线结构的制作方法，可使纳米线结构具有于垂直方向排列的多个纳米线或纳米线与鳍状结构，由此达到提升相关的元件积成度与元件效能等目的。此外，本发明的制作方法更利用外延层搭配氧化制作工艺的方式来形成含锗的纳米线或/及鳍状结构，由此提升纳米线晶体管的迀移率，用以符合更高规格的元件需求。
[0065]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种纳米线结构的制作方法，包括:在一基底上形成一鳍片以及一浅沟隔离，其中该浅沟隔离围绕该鳍片，该鳍片的一上 部暴露于该浅沟隔离之外，该鳍片包括一第一区以及两个第二区，且该第一区位于该两个 第二区之间；在被暴露出的该鳍片上形成一第一图案化介电层；对该浅沟隔离进行一凹入蚀刻(recessing)制作工艺，用以暴露出该鳍片的一下部；在该鳍片的该两个第二区形成一第二图案化介电层，用以覆盖该第一图案化介电层以 及被暴露出的该鑛片；移除被暴露出的该鳍片的该下部，用以于该第一区中形成一上鳍片以及一下鳍片，其 中一间隔于一垂直投影方向上形成于该上鳍片与该下鳍片之间；再对该浅沟隔离进行另一凹入蚀刻制作工艺，用以暴露出部分的该下鳍片以及位于该 两个第二区的部分的该鳍片；移除该第一区的该第一图案化介电层；以及将该上鳍片转变成一第一纳米线。2.如权利要求1所述的纳米线结构的制作方法，还包括:在该两个第二区形成一第三图案化介电层，其中该第三图案化介电层于该两个第二区 覆盖该第二图案化介电层与被暴露出的该鳍片，其中将该上鳍片转变成该第一纳米线的步 骤包括:在该上鳍片以及该下鳍片上形成一外延层；进行一氧化制作工艺，用以将被该外延层覆盖的该上鳍片转变为被一第一氧化层围绕 的该第一纳米线，并于该两个第二区将被该第一图案化介电层、该第二图案化介电层以及 该第三图案化介电层覆盖的该鳍片转变为两个被一第二氧化层覆盖的柱状结构分别位于 该两个第二区中；以及移除该第一氧化层以及该第二氧化层。3.如权利要求2所述的纳米线结构的制作方法，其中该第一图案化介电层、该第二图 案化介电层以及该第三图案化介电层分别包括氮化硅或氮氧化硅。4.如权利要求2所述的纳米线结构的制作方法，其中该外延层包括一锗外延层或一硅 锗外延层，且该第一纳米线包括一锗纳米线。5.如权利要求2所述的纳米线结构的制作方法，还包括:在该外延层形成之后以及于该氧化制作工艺之前，对该浅沟隔离进行又一凹入蚀刻制 作工艺，用以暴露出至少部分的未被该外延层覆盖的该下鳍片。6.如权利要求5所述的纳米线结构的制作方法，其中该氧化制作工艺将被该外延层覆 盖的该下鳍片转变为被该第一氧化层围绕的一第二纳米线。7.如权利要求6所述的纳米线结构的制作方法，其中该第二纳米线于该垂直投影方向 上形成于该第一纳米线与该基底之间，且该第二纳米线的宽度小于该第一纳米线的宽度。8.如权利要求6所述的纳米线结构的制作方法，其中该第一纳米线以及该第二纳米线 于该第一区中互相分离，且该第一纳米线以及该第二纳米线与该两个第二区中的该两个柱 状结构连接。9.如权利要求2所述的纳米线结构的制作方法，其中该氧化制作工艺将被该外延层覆盖的该下鳍片转变为被该第一氧化层围绕的一鳍状结构。10.如权利要求9所述的纳米线结构的制作方法，其中该鳍状结构于该垂直投影方向上形成于该第一纳米线与该基底之间，且该鳍状结构的宽度小于该第一纳米线的宽度。11.如权利要求9所述的纳米线结构的制作方法，其中该第一纳米线以及该鳍状结构于该第一区中互相分离，且该第一纳米线以及该鳍状结构与该两个第二区中的该两个柱状结构连接。12.如权利要求1所述的纳米线结构的制作方法，还包括: 形成一栅极介电层以及一栅极电极，其中该栅极电极环绕位于该第一区的该第一纳米线，且该栅极介电层形成于该栅极电极与该第一纳米线之间。13.一种纳米线结构，包括: 第一纳米线，设置于一基底上；以及 第二纳米线，在一垂直投影方向上设置于该第一纳米线与该基底之间，其中该第一纳米线与该第二纳米线互相平行，且该第一纳米线的宽度与该第二纳米线的宽度不同。14.如权利要求13所述的纳米线结构，其中该第一纳米线的宽度介于10纳米至30纳米之间，且该第二纳米线的宽度介于7纳米至27纳米之间。15.如权利要求13所述的纳米线结构，其中该第一纳米线与该第二纳米线沿一第一方向延伸，该基底具有一第一区以及两个第二区，且该第一区于该第一方向上位于该两个第二区之间，其中该纳米线结构还包括两个柱状结构分别设置于该两个第二区中，该第一纳米线以及该第二纳米线于该第一区中被一间隔形成隔离，且该第一纳米线以及该第二纳米线与该两个第二区的该两个柱状结构连接。16.如权利要求15所述的纳米线结构，其中该柱状结构的一上部的宽度大于该柱状结构的一下部的宽度。17.—种纳米线结构，包括: 纳米线，设置于一基底上；以及 鳍状结构，在一垂直投影方向上设置于该纳米线与该基底之间，其中该纳米线与该鳍状结构互相平行。18.如权利要求17所述的纳米线结构，其中该鳍状结构的宽度与该纳米线的宽度不同。19.如权利要求18所述的纳米线结构，其中该纳米线的宽度介于10纳米至30纳米之间，且该鳍状结构的宽度介于7纳米至27纳米之间。20.如权利要求17所述的纳米线结构，其中该纳米线沿一第一方向延伸，该基底具有一第一区以及两个第二区，且该第一区于该第一方向上位于该两个第二区之间，其中该纳米线结构还包括两个柱状结构分别设置于该两个第二区中，其中该纳米线以及该鳍状结构于该第一区中被一间隔形成隔离，且该纳米线以及该鳍状结构与该两个第二区的该两个柱状结构连接。
【文档编号】H01L29/06GK106033769SQ201510107611
【公开日】2016年10月19日
【申请日】2015年3月12日
【发明人】施学浩
【申请人】联华电子股份有限公司