具有包裹环绕的硅化物的FinFET及其形成方法
【专利摘要】一种器件包括：延伸至半导体衬底内的隔离区，其中，位于隔离区的相对部分之间的衬底带具有第一宽度。源极/漏极区具有覆盖衬底带的部分，其中，源极/漏极区的上部具有比第一宽度更大的第二宽度。源极/漏极区的上部具有基本垂直侧壁。源极/漏极硅化物区具有接触源极/漏极区的垂直侧壁的内侧壁。本发明实施例涉及具有包裹环绕的硅化物的FinFET及其形成方法。
【专利说明】具有包裹环绕的硅化物的FinFET及其形成方法
[0001]优先权声明
[0002]本申请要求于2015年2月12日提交的标题为“FINFETs with Wrap-AroundSilicide and Method Forming the Same”的美国临时专利申请第62/115，568号的优先权，其全部内容通过引用结合于此作为参考。
[0003]交叉引用
[0004]本申请涉及以下于2014年6月27日提交的标题为“Method of FormingSemiconductor Structure with Horizontal Gate All Around Structure，，的共同受让的美国专利申请第14/317,069号，其全部内容通过引用结合于此作为参考。
技术领域
[0005]本发明实施例涉及具有包裹环绕的硅化物的FinFET及其形成方法。
【背景技术】
[0006]集成电路(IC)材料和设计中的技术进步已经产生了数代的1C，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
[0007]这些按比例缩小也已经增加了加工和生产IC的复杂度，并且为了实现这些进步，需要在IC加工和生产方面的同样发展。例如，已经引入鳍式场效应晶体管(FinFET)以代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。
【发明内容】
[0008]根据本发明的一个实施例，提供了一种器件，包括:隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度；源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。
[0009]根据本发明的另一实施例，还提供了一种器件，包括:浅沟槽隔离(STI)区；半导体带，位于所述STI区的相对部分之间；氧化物区，覆盖所述半导体带；以及源极/漏极区，覆盖所述氧化物区，所述源极/漏极区包括:下部，其中，所述半导体带、所述氧化物区和所述源极/漏极区的相应边缘基本上对准；和上部，位于所述下部上方，其中，所述上部包括基本垂直侧壁，并且所述上部横向地延伸超出所述下部的相应边缘。
[0010]根据本发明的又一实施例，还提供了一种方法，包括:形成在隔离区的顶面上方突出的半导体鳍；形成覆盖所述半导体鳍的中间部分的栅极堆叠件，其中，所述半导体鳍的端部未被所述栅极堆叠件覆盖；在所述半导体鳍的所述端部的相对两侧上形成介电模板；蚀刻所述半导体鳍的所述端部以在所述介电模板之间形成凹槽；从所述凹槽生长源极/漏极区，其中，所述源极/漏极区包括位于所述凹槽中的第一部分和位于所述介电模板上方的第二部分，其中，所述第二部分比所述第一部分宽；以及修整所述第二部分以减小所述第二部分的宽度。
【附图说明】
[0011]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0012]图1至图21D是根据一些示例性实施例的在形成鳍式场效应晶体管(FinFET)中的中间阶段的截面图和透视图；
[0013]图22示出了根据一些实施例的用于形成FinFET的工艺流程；
[0014]图23A、图23B和图23C示出了根据一些实施例的FinFET的沟道区和栅极堆叠件的截面图；
[0015]图24至图40C示出了根据一些示例性实施例的在形成FinFET中的截面图、顶视图和透视图；以及
[0016]图41示出了根据一些实施例的用于形成FinFET的工艺流程。
【具体实施方式】
[0017]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0018]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
[0019]根据各个示例性实施例提供了具有全环栅(GAA)结构的鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。论述了实施例的变化例。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，虽然图1至图23C和图24至图40C示出了不同的实施例，但是在形成相同的FinFET中，可以将这些实施例组合起来。例如，在图1至图23C中示出的实施例包括形成FinFET的沟道区和栅极堆叠件，并且在图24至图40C中示出的实施例包括形成FinFET的源极/漏极区和源极/漏极硅化物。由此根据本发明的实施例可以将沟道区和栅极堆叠件的形成与源极/漏极区和源极/漏极娃化物的形成组合起来以形成FinFET。
[0020]图1至21D示出了根据一些实施例的在形成FinFET中的中间阶段的透视图和截面图。在图1至图21D中示出的步骤也在图22中示出的工艺流程300中示例性地示出。在随后的论述中，参考图22中的工艺步骤来论述在图1至图21D中示出的工艺步骤。
[0021]图1示出了衬底20的截面图，衬底20可以是晶圆的一部分。衬底20可以是半导体衬底，其可以进一步是硅衬底、碳化硅衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底。衬底20可以轻掺杂有P型或η型杂质。然后在衬底20的顶部上实施抗穿通(APT)注入(由箭头示出)以形成APT区21。相应的步骤示出为图22中示出的工艺流程中的步骤302。在APT中注入的掺杂剂的导电类型与阱区(未示出)的导电类型相同。APT层21延伸在随后形成的源极/漏极区58 (图21A)下方，并且用于降低从源极/漏极区58至衬底20的泄漏。APT层21中的掺杂浓度可以在约lE18/cm3和lE19/cm3之间的范围内。为了清楚，在随后的图中，没有示出APT区21。
[0022]参考图2，通过外延在衬底20上方形成硅锗(SiGe)层22和半导体堆叠件24。相应的步骤示出为图22中示出的工艺流程中的步骤304。因此，SiGe层22和半导体堆叠件24形成晶体层。根据本发明的一些实施例，SiGe层22的厚度Tl在约5nm和约8nm之间的范围内。SiGe层22的锗百分比(原子百分比)在约25%和约35%之间的范围内，然而，可以使用更高或更低的锗百分比。然而，应当理解，贯穿说明书列举的数值仅仅是实例，并且可以改变为不同的数值。
[0023]SiGe层22上方是半导体堆叠件24。根据一些实施例，半导体堆叠件24包括交替地堆叠的半导体层26和28。半导体层26可以是不含锗的纯硅层。半导体层26也可以是基本上纯的硅层，例如，锗百分比低于约I % ο此外，半导体层26可以是本征的，其没有掺杂P型和η型杂质。可能存在两个、三个、四个或更多的半导体层26。根据一些实施例，半导体层26的厚度Τ2在约6nm和约12nm之间的范围内。
[0024]半导体层28是锗百分比低于SiGe层22中的锗百分比的SiGe层。根据本发明的一些实施例，SiGe层28的锗百分比在约10%和约20%之间的范围内。此外，SiGe层22的锗百分比和SiGe层28的锗百分比之间的差可以大于约15%或更高。根据一些实施例，SiGe层28的厚度T3在约2nm和约6nm之间的范围内。
[0025]硬掩模30形成在半导体堆叠件24上方。根据本发明的一些实施例，硬掩模30是由氮化娃、氮氧化娃、碳化娃、碳氮化娃等形成的。
[0026]接下来，如图3所示，图案化硬掩模30、半导体堆叠件24、SiGe层22和衬底20以形成沟槽32。相应的步骤示出为图22中示出的工艺流程中的步骤306。因此，形成半导体带34。沟槽32延伸到衬底20内，并且具有彼此平行的纵向方向。可选地，半导体堆叠件24的剩余部分可选地称为半导体带24。
[0027]参考图4，对半导体带34的暴露部分实施氧化工艺。相应的步骤示出为在图22中示出的工艺流程中的步骤308。根据本发明的一些实施例，在氧化之前，实施修整步骤以修整SiGe带22和28，不修整硅带26。修整导致SiGe层22和28从硅带26的相应边缘横向凹进。修整具有减小SiGe层22的宽度的效果，因此，在随后的氧化中，SiGe层22可被完全氧化而不需要用于氧化的时间和/或温度增加太多。
[0028]作为氧化的结果，SiGe层22被完全氧化以形成氧化硅锗区38，并且SiGe带28的至少外部被氧化以形成氧化娃锗区40。氧化娃锗区38的厚度可以在约5nm和约20nm之间的范围内。在一些实施例中，在约400 0C和600 0C之间的范围内的温度下实施氧化。例如，氧化时间可以在约2分钟和约4小时之间的范围内。硅锗中的硅的氧化比相同的硅锗区中的锗的氧化更容易。因此，半导体带28中的硅原子被氧化，而半导体带28中的锗原子可以向着SiGe带28的中心向内扩散，并且因此，相对于在氧化之前的SiGe带28中的锗百分比，剩余的SiGe带28中的锗百分比增加。
[0029]在氧化期间，氧化娃层36也形成在衬底20和娃带26的暴露表面上。由于SiGe(或硅)区的氧化速率随着锗的百分比的增加而增大，因此，硅层26和衬底20的氧化比SiGe层22和SiGe带28的氧化慢得多。因此，氧化硅层36较薄，并且带34中的硅层26的大部分和衬底20的部分(在下文中称为带部分)不被氧化。
[0030]接下来，如图5所示，在沟槽32(图4)中形成可以为浅沟槽隔离(STI)区的隔离区42。该形成可以包括例如使用可流动化学汽相沉积(FCVD)以介电层填充沟槽32，以及实施化学机械抛光(CMP)以使介电材料的顶面与硬掩模30的顶面平齐。在CMP之后，去除硬掩模层30 (图4)。
[0031]接下来，参考图6，使STI区42凹进。图5和图6中示出的步骤示出为图22中示出的工艺流程中的步骤310。产生的STI区42的顶面42A可以与氧化硅锗区38的顶面或底面平齐，或者可以在氧化硅锗区38的顶面和底面之间的任何中间水平。贯穿说明书，在下文中，半导体堆叠件24也称为半导体鳍24。
[0032]图7示出了根据一些实施例的伪氧化物层44的形成，伪氧化物层44可以包括氧化硅。因此，伪氧化物层44保护半导体带24的侧壁、氧化硅锗区38和半导体堆叠件24的顶面。伪氧化物层44也在STI区42的顶面上延伸。由于伪氧化物层44和STI区42可以由相同的介电材料(诸如氧化硅)形成，因此没有示出伪氧化物层44和STI区42之间的界面，虽然它们在一些实施例中是可辨识的。在其他实施例中，该界面是不可辨识的。
[0033]参考图8，形成伪栅极堆叠件46。相应的步骤示出为图22中示出的工艺流程中的步骤312。根据本发明的一些实施例，伪栅极堆叠件46包括伪栅电极48，例如，伪栅电极48可以使用多晶硅形成。伪栅极堆叠件46也可以包括位于伪栅电极48上方的硬掩模层50。例如，硬掩模层50可以包括氮化硅和/或氧化硅，并且可以是单层或者包括多个层的复合层。在一些实施例中，硬掩模层50包括氮化娃层50A和位于氮化娃层50A上方的氧化娃层50B。伪栅极堆叠件46的纵向方向基本上垂直于半导体鳍24的纵向方向。
[0034]栅极间隔件54形成于伪栅极堆叠件46的侧壁上。根据本发明的一些实施例，栅极间隔件54是由氮化硅形成的并且可以具有单层结构。在可选实施例中，栅极间隔件54具有包括多个层的复合结构。例如，栅极间隔件54可以包括氧化硅层和位于氧化硅层上方的氮化硅层。伪栅极堆叠件46和栅极间隔件54覆盖每个半导体鳍24的中间部分，留下相对端部不被覆盖。
[0035]图9示出了去除半导体鳍24的端部。实施干蚀刻以蚀刻如图8所示的伪氧化物层44、半导体堆叠件24和氧化硅锗区38。结果，形成凹槽56。根据本发明的一些实施例，伪氧化物层44的一些部分可以直立于STI区42的边缘上方并且与STI区42的边缘对准，凹槽56形成在伪氧化物层44的部分之间。
[0036]接下来，参考图10，通过从凹槽56(图9)选择性地生长半导体材料来形成外延区(源极/漏极区)58。根据本发明的一些实施例，源极/漏极区58的形成包括外延生长。根据可选实施例，通过采用在图28至图37A中示出的工艺步骤来实现源极/漏极区58的形成。相应的步骤示出为图22中示出的工艺流程中的步骤314。如图10所示，由于伪氧化物层44的剩余部分的阻挡，源极/漏极区58首先在凹槽56(图9)中垂直地生长，在这段时间中，源极/漏极区58不水平地生长。在完全填充凹槽56之后，源极/漏极区58垂直地和水平地生长以形成小平面。
[0037]在其中所产生的FinFET是η型FinFET的一些示例性实施例中，源极/漏极区58包括硅磷(SiP)或磷掺杂的碳化硅(SiCP)。在可选的示例性实施例中，其中，所产生的FinFET是P型FinFET，源极/漏极区58包括SiGe，并且在外延期间可以原位掺杂诸如硼或铟的P型杂质。
[0038]接下来，如图11所示，形成层间电介质(ILD)60。相应的步骤被示出为图22中示出的工艺流程中的步骤316。然后实施CMP以使ILD60、伪栅极堆叠件46(图10)和栅极间隔件54(图10)的顶面彼此平齐。每个ILD 60、栅极间隔件54和绝缘区42与其他的ILD60、栅极间隔件54和绝缘区42可以具有可辨识的界面，这是由于它们在不同的工艺步骤中形成，因此具有不同的密度，和/或包括不同的介电材料。
[0039]接下来，图11所示，在蚀刻步骤中去除如图10所示的伪栅极46，从而形成延伸至ILD 60内的凹槽62。相应的步骤示出为图22中示出的工艺流程中的步骤318。为了示出位于ILD 60的前部后面的部件，在随后的图中没有示出ILD 60的一些前部，从而可以示出内部部件。应当理解，ILD 60的未示出部分仍然存在。在去除伪栅极堆叠件46之后，半导体堆叠件(鳍)24的中间部分暴露于凹槽62。在伪栅极堆叠件46的去除期间，当蚀刻顶层时，将伪栅极氧化物44 (图7)用作蚀刻停止层。然后去除伪栅极氧化物44，并且因此半导体鳍24暴露于凹槽62。
[0040]参考图12A，实施蚀刻步骤以去除氧化硅锗区40 (也参见图9)、浓缩(concentrated)的半导体带28和氧化娃锗区38的一些顶部(图8)。相应的步骤示出为图22中示出的工艺流程中的步骤320。相应地，硅带26通过间隙64彼此分离。此外，底部的一个硅带26也可以通过间隙64与剩余的氧化硅锗区38分离。结果，硅带26悬置。悬置的硅带26的相对两端连接至源极/漏极区58。应当理解，STI区42包括位于凹槽62下方并且暴露于凹槽62的第一部分，和被栅极间隔件54和ILD 60覆盖的第二部分。根据本发明的一些实施例，STI区42的第一部分的顶面被凹进为低于STI区42的第二部分的顶面。
[0041]图12B示出了硅带26的部分的清晰视图。如图12A中所示的ILD60、源极/漏极区58和栅极间隔件54在图12B中没有示出，但是这些部件仍然存在。
[0042]参考图13A和图13B，实施氧化步骤。相应的步骤示出为图22中示出的工艺流程中的步骤322。图13B也示出了图13A中示出的结构的一些部分，其中，如图13A中所示的ILD60、源极/漏极区58和栅极间隔件54在图13B中没有示出，但是这些部件仍然存在。可以使用水蒸气中的蒸汽氧化、氧(O2)中的热氧化等来实施氧化。根据本发明的一些实施例，在约400°C和约600°C之间的范围内的温度下使用水蒸气来实施氧化。氧化的持续时间可以在约20秒和约20分钟之间的范围内。如图13B所示，作为氧化的结果，硅带26的外部被氧化以形成氧化硅环66，其环绕硅带26的剩余部分。在一些实施例中，由相邻的硅带26形成的氧化硅环66彼此接触。此外，在一些实施例中，由底部的一个硅带26形成的氧化硅环66可以与氧化硅锗区38的顶面接触。在可选实施例中，由相邻的硅带26形成的氧化硅环66彼此间隔开。
[0043]在氧化中，核心电路(也称为逻辑电路)中的核心FinFET和1电路中的输入/输出(1)FinFET使它们的半导体带同时氧化。图13A和13B中所示的结构示出了核心FinFET和1 FinFET的结构。在随后的步骤中，如图14A所示，形成光刻胶68以覆盖1区200中的氧化硅环66，而核心区100不被覆盖。然后实施蚀刻以去除核心区100中的氧化硅环66，从而暴露出硅带26。另一方面，保护1区200中的氧化硅环66不被去除，并且因此将在蚀刻之后仍然保留。相应的步骤示出为图22中示出的工艺流程中的步骤324。然后去除光刻胶68。在蚀刻之后，核心区100中的硅带26再次通过间隙彼此分离，并且底部的一个硅带26通过间隙与氧化硅锗区38的顶面分离。图14B示出了图14A中示出的结构的一些部分，其中，如图14A中所示的ILD60、源极/漏极区58和栅极间隔件54未在图14B中示出，但是这些部件仍然存在。
[0044]在随后的步骤中，形成栅极电介质70。相应的步骤示出为图22中示出的工艺流程中的步骤326。对于核心区(图14A和图14B中的100)中的核心FinFET，栅极电介质70形成在硅带26 (图14A和图14B)的暴露表面上。在图15A和图15B中示出了所产生的结构。对于1区(图14A和图14B中的200)中的1 FinFET，栅极电介质70形成在已经形成的氧化硅环66上，并且因此氧化硅环66成为栅极电介质70的部分。因此，核心FinFET和1 FinFET均具有在图15A和图15B中示出的结构，除了 1 FinFET的栅极电介质70厚于核心FinFET的栅极电介质70之外。再者，图15B也示出了图15A中示出的结构的一些部分，其中，如图15A中所示的ILD60、源极/漏极区58和栅极间隔件54没有在图15B中示出。
[0045]根据一些实施例，栅极电介质70的形成包括执行界面(介电)层，和然后在界面层上形成高k介电层。界面层可以包括通过在化学溶液中处理图14A和图14B中的结构而形成的氧化硅，从而硅带26被氧化以形成化学氧化物(氧化硅)。因此，1区中的栅极电介质70将厚于核心区中的栅极电介质70。然后高k电介质沉积在界面层上。在一些实施例中，高k电介质的K值大于约7.0，并且可以包括金属氧化物或Hf、Al、Zr、La等的硅酸土卜
ΠΤΤ.0
[0046]图16A示出了栅电极72的形成。相应的步骤示出为图22中示出的工艺流程中的步骤328。该形成包括以导电材料填充凹槽62 (图15A)，以及实施诸如CMP的平坦化。栅电极72可以包括含金属材料，诸如TiN、TaN, TaC、Co、Ru、Al、Cu、W、它们的组合或它们的多层。由此形成FinFET74。抗穿通区21位于氧化娃锗区38和源极/漏极区58下面。
[0047]图16B和图16C示出了图16A中的FinFET 74的一些部分的截面图，其中，该截面图是从图16A中的含有线16B/16C-16B/16C的垂直平面截取的。如图16B和16C所示，栅极电介质70完全填充相邻的硅带26之间的间隙。因此，栅电极72将不能够被填充到相邻的硅带26之间的间隙内，并且将不会与源极/漏极区58(图16A)短路。
[0048]图16B和16C也示出了栅极电介质70包括氧化硅76和位于氧化硅76的外侧上的高k电介质78。当FinFET 74是核心FinFET时，氧化硅76包括界面层。当FinFET 74是1 FinFET时，氧化硅76包括氧化硅环66 (图13A和图13B)和界面层。在图16B中，根据一些实施例，在相邻的硅带26上形成的氧化硅76彼此接触。在图16C中，根据一些实施例，在相邻的娃带26上形成的氧化娃76互不接触，并且高k电介质78填充在相邻的娃带26上形成的氧化硅76之间的间隙。
[0049]图17A至图22B示出了根据可选实施例的在形成FinFET中的中间阶段的截面图。除非另有明确描述，否则这些实施例中的组件的材料和形成方法与相同组件的材料和形成方法基本上相同，相同的组件在图1至图16C中示出的实施例中由相同的参考标号表示。因此，关于图17A至图22B中示出的组件的形成工艺和材料的细节可以在图1至图16C中示出的实施例的论述中找到。
[0050]这些实施例的初始步骤与图1至图11中示出的步骤基本相同。接下来，图17A和17B示出了类似于在图12A和图12B中示出的步骤的蚀刻步骤。参照图17A，实施蚀刻以去除氧化硅锗区40 (也参见图9)、浓缩的半导体带28和氧化硅锗区38的一些顶部(图8)。因此，硅带26通过间隙64彼此分离。此外，底部的一个硅带26也可以通过间隙64与剩余的氧化硅锗区38分离。相比于在图12A和图12B中示出的步骤，与图12A和图12B相比，STI区42和氧化硅锗区38的部分被凹进的更低。因此，底部的一个硅带26和氧化硅锗区38的顶面之间的间隙64高于在图12A和图12B中示出的间隙。
[0051]接下来，图18A和图18B示出了与分别在图13A和图13B中示出的基本相同的工艺步骤和结构，其中，实施氧化，并且形成氧化硅环66。底部的氧化硅环66可以通过间隙64与氧化娃锗区38的顶面间隔开。图19A和图19B不出了与分别在图14A和图14B中不出的基本相同的工艺步骤和结构，其中从核心器件区去除氧化硅环66。同时，保护1区(未示出)中的氧化硅环66并且不被去除。图20A和图20B示出了与分别在图15A和图15B中示出的基本相同的工艺步骤和结构，其中，形成栅极电介质70。图21A和图21B示出了与在图16A中示出的基本相同的工艺步骤和结构，其中形成栅电极72。
[0052]图21C和图21D示出了图21A中示出的FinFET 74的一些部分的截面图，其中，该截面图是从图21A中的含有线21C/21D-21C/21D的垂直平面截取的。如图21C和图21D所示，栅极电介质70完全填充相邻的硅带26之间的间隙。因此，栅电极72不填充到相邻的硅带26之间的间隙内，并且将不会与源极/漏极区58(图16A)短路。
[0053]由于如图17A和图17B中所示的STI区42和氧化硅锗区38的更深的凹进，STI区42和氧化硅锗区38与上面的硅带26间隔开更远。结果，如图21C和图21D中所示，氧化硅锗区38的至少一些顶面与形成在底部的硅带26上的栅极电介质70间隔开。在图21C中，氧化硅锗区38的中心部分凹进得较少，并且突出在中心部分的相对侧上的氧化硅锗区38的部分上方。栅极电介质70填充氧化硅锗区38的中心部分和底部硅带26之间的空间。在图21D中，在底部硅带26上形成的栅极电介质通过间隙与在氧化硅锗区38和STI区42的顶面上形成的电介质(也标记为70)分隔开，栅电极72填充间隙。
[0054]图23A、图23B和图23C示出了根据可选实施例的FinFET的沟道和栅极的截面图。在这些实施例中，具有两个而不是三个或四个硅带26。此外，半导体带26的高度可以大于相应的宽度。例如，每个硅带26的高度Hl可以在约1nm和约30nm之间的范围内，并且每个硅带26的宽度Wl可以在约6nm和约12nm之间的范围内。图23A、图23B和图23C的实施例分别对应于在图16B/16C、图21C和图21D中示出的实施例，并且因此本文中不再重复这些细节。
[0055]本发明的实施例具有一些有利的特征。在形成沟道材料(硅带26)之前实施抗穿通注入。因此，所产生的FinFET的沟道不受注入的掺杂剂的影响，并且因此消除了传统的抗穿通注入所承受的杂质散射和载流子迀移率的降低。产生的FinFET是具有多个沟道的GAA FinFET0因此，改进了与漏极诱导势皇降低(DIBL)相关的短沟道效应，并且由于多个沟道而改进了 FinFET的驱动电流。
[0056]图24至图40C示出了根据可选实施例的在形成FinFET中的中间阶段的截面图。除非另有明确描述，否则这些实施例中的组件的材料和形成方法与相同组件的材料和形成方法基本上相同，相同的组件在图1至图23C中示出的实施例中由相同的参考标号表示。因此，关于图24至图40C中示出的组件的形成工艺和材料的细节可以在图1至图23C中示出的实施例的论述中找到。图24至图40C中示出的步骤也在图41中示出的工艺流程400中示例性地示出。
[0057]图24示出了形成APT注入(通过箭头示出)以在半导体衬底20中形成抗穿通区
21。相应的步骤示出为图41中示出的工艺流程中的步骤402。该工艺步骤和工艺细节与在图1中示出的基本上相同，并且本文中因此不再重复。
[0058]接下来，如图25中所示，通过外延在衬底20上方形成SiGe层22和半导体层124。相应的步骤示出为图41中示出的工艺流程中的步骤404。因此，SiGe层22形成晶体层。SiGe层22的锗百分比(原子百分比)在约25%和约35%之间的范围内，然而，可以使用更高或更低的锗百分比。根据本发明的一些实施例，SiGe层22的厚度T4在约5nm和约8nm之间的范围内。
[0059]半导体层124形成在SiGe层22上方。根据本申请的一些实施例，半导体层124是由同质的半导体材料形成的单层。例如，半导体层124可以由其中不含锗的硅形成。半导体层124也可以是基本上纯的硅层，例如，锗百分比低于约1%。此外，半导体层124可以是本征的，其没有掺杂P型和η型杂质。根据一些实施例，半导体层124的厚度Τ4在约30nm和约80nm之间的范围内。
[0060]根据本发明的可选实施例，半导体层124是复合层，该复合层是具有与如图2中所示的半导体堆叠件24基本相同的结构的半导体堆叠件。因此，复合半导体层124的结构和材料可以在半导体堆叠件24的描述中找到。
[0061]此外，硬掩模(未示出)可以形成在半导体层124上方。根据一些实施例，硬掩模是由氮化娃、氮氧化娃、碳化娃、碳氮化娃等形成的。
[0062]接下来，如图26所示，图案化硬掩模、半导体层124、SiGe层22和衬底20以形成沟槽32。相应的步骤示出为图41中示出的工艺流程中的步骤406。因此，形成半导体带34。沟槽32延伸到衬底20内，并且沟槽32和半导体带34具有彼此平行的纵向方向。可选地，半导体层124的剩余部分相应地称为带。在随后的步骤中，以STI区42填充沟槽32，接着使STI区42凹进。在图26和随后的图中，没有示出STI区42和衬底20的下部。半导体层22下方的部分结构与图6中所示的结构的下部基本上相同，其中，衬底20的部分(在下文中称为衬底带)位于STI区42的相对部分之间。
[0063]在凹进STI区42之后，STI区42的顶面低于SiGe带22的顶面。根据本发明的一些实施例，STI区42的顶面与SiGe带22的顶面平齐或者略低于SiGe带22的顶面，从而使得暴露出SiGe带22的侧壁的至少一些部分，并且可能地暴露出SiGe带22的侧壁的全部。
[0064]接下来，参考图27，对半导体带(鳍)34的暴露部分实施氧化工艺以形成氧化硅锗区38。相应的步骤示出为图41中示出的工艺流程中的步骤408。作为氧化的结果，SiGe层22被完全氧化以形成氧化硅锗区38。根据一些实施例，在约400°C和约600°C之间的范围内的温度下实施氧化。例如，氧化时间可以在约2分钟和约4小时之间。在氧化期间，氧化硅(未示出)也形成在半导体带124的暴露表面上。由于硅的氧化速率远低于硅锗的氧化速率，所以半导体带124上的氧化硅层较薄，并且因此本文中未示出。
[0065]在实施例中，其中半导体带124具有与如图3中所示的半导体带24相同的结构，类似于图4中所示的，氧化之后所产生的结构将包括氧化硅锗区40、浓缩的硅锗区28。
[0066]接下来，如图28至图30所示，形成蚀刻停止层122。相应的步骤示出为图41中示出的工艺流程中的步骤410。蚀刻停止层122在随后的用于形成源极/漏极硅化物和源极/漏极接触件的接触件开口的形成中用作蚀刻停止层。根据本发明的一些实施例，蚀刻停止层122包括碳氮化硅(SiCN)，但是可以使用其他介电材料。蚀刻阻挡层122可以具有在约3nm和约1nm之间的范围内的厚度。
[0067]参考图28，蚀刻停止层122形成为共形层，并且因此覆盖半导体鳍124和氧化硅锗区38的顶面和侧壁。根据一些实施例，蚀刻停止层122的厚度T5在约3nm和约1nm之间的范围内。
[0068]接下来，如图29所示，例如，使用FCVD形成介电区128以填充沟槽32 (图28)。根据一些实施例，介电区128可以包括氧化硅。剩余的介电区128的顶面高于氧化硅锗区38的顶面。
[0069]图29也示出了蚀刻停止层122的暴露部分的氧化，从而，蚀刻停止层122的暴露部分转换为介电层126。当蚀刻停止层122由SiCN形成时，所产生的介电层包括碳氮氧化硅(S1CN)，其具有与SiCN不同的蚀刻特性。此外，S1CN比SiCN更易于使用湿蚀刻去除。因此，转换使得去除蚀刻停止层122的暴露部分而不破坏半导体鳍124成为可能。根据本发明的一些实施例，采用熔炉退火(在含氧气体中)、氧注入等实施蚀刻停止层122的氧化。
[0070]在形成介电层126之后，例如，通过湿蚀刻去除介电层126。图30中示出了产生的结构。因此，暴露半导体鳍124。介电蚀刻停止层122的未转化部分仍然保留。在截面图中，介电蚀刻停止层122的剩余部分具有U形(也包括L形)。根据本发明的一些实施例，剩余的蚀刻停止层122的顶面与氧化硅锗区38的顶面平齐或高于氧化硅锗区38的顶面，从而使蚀刻停止层122在随后的用于形成接触件开口的蚀刻中也保护氧化硅锗区38。在产生的结构中，蚀刻停止层122的垂直部分可以具有与氧化硅锗区38共面的部分。可选地，蚀刻停止层122的垂直部分可以高于氧化硅锗区38。
[0071]图31示出了伪栅极堆叠件46的形成的顶视图，伪栅极堆叠件46形成在半导体鳍124的顶面和侧壁上。相应的步骤示出为图41中示出的工艺流程中的步骤412。伪栅极堆叠件46的透视图可以与在图34B中所示的基本相同。此时，可能在伪栅极堆叠件46的侧壁上没有形成栅极间隔件。根据一些实施例，伪栅极堆叠件46包括伪栅电极48，例如，伪栅电极48可以使用多晶硅形成。伪栅极堆叠件46还可以包括硬掩模层50，硬掩模层50可以包括例如氮化硅层50A和位于氮化硅层50A上方的氧化硅层50B。伪栅极堆叠件46的纵向方向基本上垂直于半导体鳍124的纵向方向，其中，半导体鳍124的相对两端不被伪栅极堆叠件46覆盖。
[0072]图32至图38B示出了源极和漏极区(下文中称为源极/漏极区)的形成。图32至图38的图数字之后可以为字符“A”或字符“B”，其中，字符“A”表示相应的图是从与图31中含有线A-A的垂直平面相同的平面截取的，而字符“B表示相应的图是从与图31中含有线B-B的垂直平面相同的平面截取的(除图34B之外)。因此，数字之后为字符“A”的图示出了源极/漏极区的截面图，并且数字之后为字符“B”的图示出了伪栅极堆叠件46的截面图。
[0073]图32至图34B示出了形成源极/漏极模板以外延地生长源极/漏极区。相应的步骤示出为图41中示出的工艺流程中的步骤414。参照图32，形成介电层130，然后在介电层130上方形成介电层132。介电层130和132的材料彼此不同。根据一些实施例，介电层132可以由S1CN形成。介电层130由与介电层132的材料不同的材料形成。例如，在一些实施例中，介电层130由氧化硅形成。介电层130的形成具有增加所产生的源极/漏极区的宽度的有利特征，这将在随后的段落中论述。介电层130和132形成为共形层，并且因此也将在伪栅极堆叠件46的侧壁(如图34B所示)和顶面上延伸。
[0074]图33示出了通过蚀刻去除半导体鳍124，其中去除的部分不被伪栅极堆叠件46 (图31)覆盖。也在蚀刻中去除位于半导体鳍124上方的介电层130和132的部分。在蚀刻半导体鳍124后，也蚀刻氧化硅锗区38 (图32)。源极/漏极凹槽136因此形成为延伸至衬底20的位于STI区42之间的部分。凹槽136具有基本上垂直的侧壁，该侧壁包括介电层130和蚀刻停止层122的侧壁。根据一些实施例，蚀刻是各向异性的。
[0075]接下来，实施蚀刻步骤以去除介电层130，并且在图34A和图34B中示出了产生的结构，图34A和图34B分别示出了源极/漏极区的截面图和源极/漏极区和伪栅极堆叠件46的透视图。例如，蚀刻可以是使用湿蚀刻的各向同性的。因此，相比于在图33中所示的，凹槽136的横向宽度增加。这可能有利地增大随后在凹槽136中生长的源极/漏极区的宽度。此外，介电层132(在下文中称为介电模板132)的剩余部分的底面通过间隙138与下面的介电区128间隔开。因此，介电模板132悬置。
[0076]如图34B所示，图34B是透视图，介电模板132连接至伪栅极堆叠件46的侧壁上的部分介电层130，并且因此将不会下降。同样，介电层130的位于伪栅极堆叠件46的侧壁上的部分可以保持，并暴露于凹槽136。
[0077]在随后的步骤中，如图34A和图34B中所示，在凹槽136中外延地生长源极/漏极区。相应的步骤示出为图41中示出的工艺流程中的步骤416。由于间隙138(图34B)的存在，前体容易到达凹槽136的底部和内部，并且因此源极/漏极区具有空隙的可能性不大。图35示出了所产生的源极/漏极区58。源极/漏极区58的材料和形成工艺类似于在图10中所示的，并且因此本文中不再重复。源极/漏极区58包括具有垂直侧壁的部分58A、具有小平面58’和58”的部分58B、位于蚀刻停止层122之间的部分58C和形成在间隙138中的部分58D(图34A)。
[0078]图36A至图37B示出了源极/漏极区58的修整，从而去除图35中的小平面58’和58”以形成垂直的源极/漏极区58。相应的步骤示出为图41中所示的工艺流程中的步骤418。参考图36A，形成介电层140。根据一些实施例，介电层140由与介电层132的材料相同的材料形成，例如，介电层140可以包括S1CN。如图36B所示，图36B示出了伪栅极堆叠件46，介电层140也形成在伪栅极堆叠件46上并且接触介电层132。
[0079]接下来，如图37A和图37B所示，实施干蚀刻以蚀刻覆盖源极/漏极区58的介电层140的部分，从而暴露源极/漏极区58。然后，例如，使用各向异性蚀刻(干)蚀刻实施修整步骤，并且去除源极/漏极区58的小平面。在图38A和图38B中示出了产生的结构，图38A和图38B分别示出了源极/漏极部分和伪栅极堆叠件。由于源极/漏极修整，产生的源极/漏极区58具有基本上垂直的侧壁，基本没有小平面保留。暴露的源极/漏极区58的侧壁基本上垂直和笔直。接下来，实施干蚀刻以去除介电层132和140的位于源极/漏极区58的侧壁上的部分。因此暴露蚀刻停止层122。同时，伪栅极堆叠件46的顶面也暴露出来，如图38B所示。介电层132和140的剩余部分形成栅极间隔件132/140。应当理解，介电层132和140可以具有可辨识的界面，这是因为它们在不同的工艺步骤中形成，而不用管它们是否由相同或不同的材料形成。介电层140的形成有利地增加了栅极间隔件的厚度，从而在图38B中的结构中，栅极间隔件132/140的顶端高于多晶硅层48的顶面。在所产生的结构中，栅极间隔件132/140的厚度可以在约3nm和约1nm之间的范围内。
[0080]接下来，如图39A和图39B所示，形成ILD60。相应的步骤示出为图41中示出的工艺流程中的步骤420。然后，可以实施CMP以使ILD60的顶面、伪栅极堆叠件46的顶面和栅极间隔件132/140彼此平齐。在随后的步骤中，去除伪栅极堆叠件46 (图39B)，并且形成作为替代栅极的栅极电介质(未示出)和栅电极72，如图40A所示。相应的步骤示出为图41中示出的工艺流程中的步骤422。在半导体鳍124(图34B)是由均质材料形成的实施例中，替代栅极的形成包括在半导体鳍124 (图34B)的侧壁和顶面上形成界面介电层和高k介电层，在高k介电层上方形成导电材料，以及实施CMP以使界面介电层、高k介电层和导电材料的顶面与ILD 60的顶面平齐。在可选实施例中，其中，半导体鳍124具有与如图2中所示的半导体堆叠件24相同的结构，可以实施在图11至图16B中示出的步骤以形成替代栅极。
[0081]再次参照图40A，在形成替代栅极之后，蚀刻ILD 60以形成接触件开口(由在图40A和图40B中示出的接触插塞142占据)，其中，源极/漏极区58暴露于接触件开口。在ILD 60的蚀刻中，蚀刻停止层122作为蚀刻停止层以保护下面的STI区42。蚀刻停止层122的顶端可以比氧化硅锗区38的顶端高出高度差Δ H，高度差Δ H可以在约2nm和约5nm之间的范围内，从而使得氧化硅锗区38得到充分的保护而免受蚀刻的影响。根据本发明的一些实施例，如图40A所示，大多数蚀刻停止层122高于氧化硅锗区38。在可选实施例中，如图30所示，蚀刻停止层122和氧化硅锗区38的大部分彼此平齐。
[0082]接下来，实施硅化工艺以在源极/漏极区58的侧壁上形成源极/漏极硅化物区144，然后用导电材料填充剩余的接触件开口以形成源极/漏极接触插塞146。相应的步骤示出为图41中示出的工艺流程中的步骤424和426。根据本发明的一些实施例中，硅化物区包括硅化镍、硅化钛、硅化钴等。接触插塞146可以包括钴、钨等。由此形成如图40A所示的 FinFET 74。
[0083]图40B和图40C示出了根据各个实施例的FinFET 74的源极/漏极部分的截面图，其中，截面图从图40A中的平面A-A截取获得。在图40B中，在硅化工艺之后，去除用于形成金属硅化物的剩余的金属，并且因此接触插塞146与硅化物区144接触。在图40C中，不去除用于形成金属娃化物的剩余的金属148，其中，金属148包括镍、钛、钴等。
[0084]本发明的实施例具有一些有利的特征。如图40B所示，相邻的STI区42具有距离W1，距离Wl是STI区42之间的衬底20的带部分的宽度。源极/漏极区58的下部58C具有宽度Wl。源极/漏极区58还包括具有宽度W2的上部58A/58B，宽度W2大于宽度Wl。例如，宽度Wl可以在约2nm和约6nm之间的范围内，并且宽度W2可以在约6nm和约12nm之间的范围内。宽度差(W2-W1)是由介电层130(图32)的形成和去除引起的。因此，源极/漏极区的宽度有利地大于下面的衬底部分的宽度。此外，通过形成介电模板，由模板形成源极/漏极区和然后修整源极/漏极区，产生的源极/漏极区可以具有较大的高度同时仍具有垂直的侧壁。因此，可以在源极/漏极区的高且垂直的侧壁上形成硅化物区，并且因此降低源极/漏极接触电阻，从而导致所产生的FinFET的饱和电流增大。
[0085]根据本发明的一些实施例，一种器件包括:延伸至半导体衬底内的隔离区，其中，位于隔离区的相对部分之间的衬底带具有第一宽度。源极/漏极区具有覆盖衬底带的部分，其中，源极/漏极区的上部具有比第一宽度更大的第二宽度。源极/漏极区的上部具有基本垂直侧壁。源极/漏极硅化物区具有接触源极/漏极区的垂直侧壁的内侧壁。
[0086]根据本发明的可选实施例，一种器件包括:STI区、位于STI区的相对部分之间的半导体带和覆盖半导体带的氧化物区。源极/漏极区覆盖氧化物区。源极/漏极区包括:下部，其中，半导体带、氧化物区和源极/漏极区的相应边缘基本上对准；和上部，位于下部上方。上部包括基本垂直侧壁，并且上部横向地延伸超出下部的相应边缘。
[0087]根据本发明的又一可选实施例，一种方法包括:形成在隔离区的顶面上方突出的半导体鳍；和形成覆盖半导体鳍的中间部分的栅极堆叠件。半导体鳍的端部未被栅极堆叠件覆盖。在半导体鳍的端部的相对两侧上形成介电模板。蚀刻半导体鳍的端部以在介电模板之间形成凹槽。从凹槽生长源极/漏极区，其中，源极/漏极区包括位于凹槽中的第一部分和位于介电模板上方的第二部分。第二部分比第一部分宽。修整源极/漏极区的第二部分以减小第二部分的宽度。
[0088]根据本发明的一个实施例，提供了一种器件，包括:隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度；源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。
[0089]在上述器件中，还包括:介电蚀刻停止层，包括:水平部分，具有接触所述隔离区的顶面的底面；以及垂直部分，包括连接至所述水平部分的一端的底端，其中，所述源极/漏极区的侧壁接触所述介电蚀刻停止层的所述垂直部分的内侧壁。
[0090]在上述器件中，所述介电蚀刻停止层的所述垂直部分包括与所述源极/漏极硅化物区的底端接触的顶端。
[0091]在上述器件中，还包括:接触插塞，具有侧壁，所述接触插塞包括:上部，接触所述源极/漏极硅化物区的外侧壁；以及下部，接触所述介电蚀刻停止层的所述垂直部分的外侧壁。
[0092]在上述器件中，还包括:氧化硅锗区，被所述源极/漏极区覆盖并且覆盖所述衬底带。
[0093]在上述器件中，所述氧化硅锗区的侧壁与所述衬底带的相应侧壁基本上对准。
[0094]在上述器件中，所述源极/漏极区还包括下部，所述下部的宽度与所述第一宽度基本相等。
[0095]根据本发明的另一实施例，还提供了一种器件，包括:浅沟槽隔离(STI)区；半导体带，位于所述STI区的相对部分之间；氧化物区，覆盖所述半导体带；以及源极/漏极区，覆盖所述氧化物区，所述源极/漏极区包括:下部，其中，所述半导体带、所述氧化物区和所述源极/漏极区的相应边缘基本上对准；和上部，位于所述下部上方，其中，所述上部包括基本垂直侧壁，并且所述上部横向地延伸超出所述下部的相应边缘。
[0096]在上述器件中，还包括:介电蚀刻停止层，所述介电蚀刻停止层包括位于所述源极/漏极区的所述下部的相对两侧上的部分，其中，所述介电蚀刻停止层的侧壁与所述源极/漏极区的所述下部的侧壁接触。
[0097]在上述器件中，所述介电蚀刻停止层包括:下部，接触所述STI区的顶面；以及上部，与所述下部形成L形。
[0098]在上述器件中，还包括接触插塞，所述接触插塞与所述介电蚀刻停止层的所述下部的侧壁以及所述介电蚀刻停止层的所述上部的顶面接触。
[0099]在上述器件中，所述源极/漏极区包括在鳍式场效应晶体管(FinFET)中。
[0100]在上述器件中，还包括:硅化物区，接触所述源极/漏极区的所述基本垂直侧壁。
[0101]在上述器件中，没有硅化物区与所述源极/漏极区的所述下部的侧壁接触。
[0102]根据本发明的又一实施例，还提供了一种方法，包括:形成在隔离区的顶面上方突出的半导体鳍；形成覆盖所述半导体鳍的中间部分的栅极堆叠件，其中，所述半导体鳍的端部未被所述栅极堆叠件覆盖；在所述半导体鳍的所述端部的相对两侧上形成介电模板；蚀刻所述半导体鳍的所述端部以在所述介电模板之间形成凹槽；从所述凹槽生长源极/漏极区，其中，所述源极/漏极区包括位于所述凹槽中的第一部分和位于所述介电模板上方的第二部分，其中，所述第二部分比所述第一部分宽；以及修整所述第二部分以减小所述第二部分的宽度。
[0103]在上述方法中，还包括在所述源极/漏极区的所述第一部分的侧壁上和在所述源极/漏极区的修整的所述第二部分的侧壁上形成硅化物。
[0104]在上述方法中，所述介电模板通过间隙与下面的介电区间隔开，其中，所述间隙被所述介电模板覆盖，并且其中，所述源极/漏极区生长至所述间隙内。
[0105]在上述方法中，还包括形成介电蚀刻停止层，形成所述介电蚀刻停止层包括:在所述半导体鳍的侧壁上形成共形介电层；形成与所述共形介电层的下部的侧壁接触的介电区；以及去除位于所述介电区的顶面上方的所述共形介电层的部分，其中，所述共形介电层的低于所述介电区的顶面的剩余部分形成所述介电蚀刻停止层。
[0106]在上述方法中，修整所述源极/漏极区还包括:在所述源极/漏极区的顶面上形成额外的介电层，其中，所述额外的介电层接触所述介电模板的侧壁；以及对所述额外的介电层实施干蚀刻。
[0107]在上述方法中，形成所述介电模板包括:在所述半导体鳍的所述端部的侧壁和顶面上形成第一共形介电层；在所述第一共形介电层上方形成第二共形介电层；并且去除覆盖所述半导体鳍的所述端部的所述第一共形介电层和所述第二共形介电层的顶部；以及去除所述第一共形介电层的侧壁部分，其中，所述第二共形介电层的侧壁部分留下作为所述介电模板。
[0108]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种器件，包括: 隔离区，延伸至半导体衬底内，其中，位于所述隔离区的相对部分之间的衬底带具有第一宽度； 源极/漏极区，具有覆盖所述衬底带的部分，其中，所述源极/漏极区的上部具有比所述第一宽度更大的第二宽度，并且所述源极/漏极区的上部具有基本垂直侧壁；以及源极/漏极硅化物区，具有接触所述源极/漏极区的所述垂直侧壁的内侧壁。2.根据权利要求1所述的器件，还包括: 介电蚀刻停止层，包括: 水平部分，具有接触所述隔离区的顶面的底面；以及 垂直部分，包括连接至所述水平部分的一端的底端，其中，所述源极/漏极区的侧壁接触所述介电蚀刻停止层的所述垂直部分的内侧壁。3.根据权利要求2所述的器件，其中，所述介电蚀刻停止层的所述垂直部分包括与所述源极/漏极硅化物区的底端接触的顶端。4.根据权利要求2所述的器件，还包括:接触插塞，具有侧壁，所述接触插塞包括: 上部，接触所述源极/漏极硅化物区的外侧壁；以及 下部，接触所述介电蚀刻停止层的所述垂直部分的外侧壁。5.根据权利要求1所述的器件，还包括: 氧化硅锗区，被所述源极/漏极区覆盖并且覆盖所述衬底带。6.根据权利要求5所述的器件，其中，所述氧化硅锗区的侧壁与所述衬底带的相应侧壁基本上对准。7.根据权利要求1所述的器件，其中，所述源极/漏极区还包括下部，所述下部的宽度与所述第一宽度基本相等。8.一种器件，包括: 浅沟槽隔离(STI)区； 半导体带，位于所述STI区的相对部分之间； 氧化物区，覆盖所述半导体带；以及 源极/漏极区，覆盖所述氧化物区，所述源极/漏极区包括: 下部，其中，所述半导体带、所述氧化物区和所述源极/漏极区的相应边缘基本上对准；和 上部，位于所述下部上方，其中，所述上部包括基本垂直侧壁，并且所述上部横向地延伸超出所述下部的相应边缘。9.根据权利要求8所述的器件，还包括:介电蚀刻停止层，所述介电蚀刻停止层包括位于所述源极/漏极区的所述下部的相对两侧上的部分，其中，所述介电蚀刻停止层的侧壁与所述源极/漏极区的所述下部的侧壁接触。10.一种方法，包括: 形成在隔离区的顶面上方突出的半导体鳍； 形成覆盖所述半导体鳍的中间部分的栅极堆叠件，其中，所述半导体鳍的端部未被所述栅极堆叠件覆盖； 在所述半导体鳍的所述端部的相对两侧上形成介电模板； 蚀刻所述半导体鳍的所述端部以在所述介电模板之间形成凹槽； 从所述凹槽生长源极/漏极区，其中，所述源极/漏极区包括位于所述凹槽中的第一部分和位于所述介电模板上方的第二部分，其中，所述第二部分比所述第一部分宽；以及修整所述第二部分以减小所述第二部分的宽度。
【文档编号】H01L21/28GK105895693SQ201510492749
【公开日】2016年8月24日
【申请日】2015年8月12日
【发明人】江国诚, 蔡庆威, 刘继文, 王志豪, 梁英強
【申请人】台湾积体电路制造股份有限公司