一种非对称FinFET结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种非对称FinFET结构及其制造方法。
技术背景
[0002]随着器件越来越薄，器件关态时由带带隧穿引发的栅致漏极泄漏(GIDL)电流越来越大，它已经成为严重限制FINFET以及FLASH存储器的问题之一。GIDL电流本身便引入了热空穴注入，它使得空穴陷落在栅氧化层中从而导致器件的不稳定性以及能导致栅氧层击穿。在高压器件中，由于器件工作时所加的栅压远大于阈值电压，达到5?10V，由于GIDL所引起的栅氧击穿更加容易发生，对器件稳定性的影响也更加严重。
[0003]减小GIDL的常规技术是提高栅氧化层形成的温度到大约1000°C到1100°C。提高氧化温度主要是较少衬底的表面态密度，以减少GIDL。现在的主流工艺主要是通过快速热氧化作用工艺(RTO)和现场水汽生成工艺(In-situ steam generat1n, ISSG)来生长栅氧化层。但是RTO比用氧化炉的氧化作用会导致栅氧化层更差的均匀性，这种不均匀导致器件的阈值电压变化大，这是不希望的。
[0004]因此，如何提供一种可有效避免FinFET，特别是高压FinFET漏端发生的氧化层击穿现象，已成为业界亟待解决的技术问题。
【发明内容】
[0005]本发明提供了一种非对称FinFET结构及其制造方法，减小寄生电容，优化器件性會K。
[0006]具体地，该非对称FinFET结构包括:
[0007]衬底，所述衬底上具有鳍片；
[0008]位于所述鳍片中部上方的栅极介质层；
[0009]位于所述栅极介质层上方的栅极叠层；
[0010]位于所述栅极叠层两侧的侧墙；
[0011]位于所述栅极叠层两侧鳍片中的源漏区；以及，
[0012]覆盖源漏区的层间介质层；
[0013]其中，所述栅极介质层覆盖所述鳍片，且其位于源漏区的部分厚度大于其余部分。
[0014]其中，所述栅极叠层的长度大于80nm。
[0015]其中，所述栅极介质层位于源漏区中的漏区的部分厚度高出其余部分2-10nm。
[0016]其中，所述栅介质层厚度高出其余部分的部分长度为2-40nm。
[0017]相应的，本发明还提供了一种非对称FinFET结构的制造方法，包括以下步骤:
[0018]a.提供衬底，衬底上具有鳍片、位于鳍片两侧的浅沟槽隔离、位于鳍片中部的伪栅空位、位于伪栅空位两侧的侧墙，以及位于所述侧墙两侧浅沟槽隔离上方的层间介质层；
[0019]b.在所述伪栅空位中的鳍片上形成栅极介质层；
[0020]c.在所述栅极介质层和层间介质层上形成掩膜；
[0021 ] d.在所述掩膜上涂覆光刻胶，并刻蚀掉位于伪栅空位中靠近源漏区中的漏区的部分光刻胶，形成开口 ；
[0022]e.从所述开口对掩膜进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的层间介质层;
[0023]f.对掩膜空位下方的层间介质层进行外延生长，使其填充所述掩膜空位，并去除掩膜；
[0024]g.在所述伪栅空位中的栅极介质层上方形成栅极叠层。
[0025]其中，在步骤b中，所述栅极介质层的材料是氧化娃。
[0026]其中，在步骤c中，所述掩膜的材料是氮化硅。
[0027]其中，在步骤c中，所述掩膜的厚度是2-10nm。
[0028]其中，在步骤e中，所述掩膜空位的长度是2_40nm。
[0029]相应的，本发明还提供了一种非对称FinFET结构的制造方法，包括以下步骤:
[0030]a.提供衬底以及位于衬底中部上方的鳍片；
[0031]b.在所述鳍片上形成第一栅极介质层；
[0032]c.对所述第一栅极介质层进行刻蚀，去除第一栅极介质层一端的部分，去除的长度为鳍片总长度的2/3?9/10 ;
[0033]d.在所述第一栅极介质层上形成第二栅极介质层，二者共同形成栅极介质层；
[0034]e.在所述第二栅极介质层上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层，所述栅极叠层覆盖部分第二栅极介质层；
[0035]f.在所述栅极叠层两侧依次形成侧墙、源漏区以及层间介质层。
[0036]其中，所述第一栅极介质层的材料为氧化硅。
[0037]其中，在步骤c中，所述第一栅极介质层去除的部分长度等于栅极叠层长度的2/3?9/10与源区长度的和。
[0038]其中，在步骤d中，所述第二栅极介质层的材料是氧化硅。
[0039]其中，在步骤d中，所述第二栅极介质层的厚度是2-10nm。
[0040]其中，在步骤e中，所述第二栅极介质层被栅极叠层覆盖部分的长度为2_40nm。
[0041]根据本发明的提供的FinFET结构，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
【附图说明】
[0042]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0043]图1?图8为根据本发明的一个【具体实施方式】中该FinFET器件各个制造阶段中的不意图；
[0044]图9?图16为根据本发明的另一个【具体实施方式】中该FinFET器件各个制造阶段的示意图。
[0045]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0046]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0047]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0048]本发明提供了一种非对称FinFET晶体管结构，包括:衬底100，所述衬底上具有鳍片200 ;位于所述鳍片200中部上方的栅极介质层；位于所述栅极介质层上方的栅极叠层240 ;位于所述栅极叠层240两侧的侧墙300 ;位于所述栅极叠层200两侧衬底中的源漏区；以及，覆盖源漏区的层间介质层；其中，所述栅极介质层覆盖所述鳍片200，且其位于漏端的部分厚度大于其余部分。其中，所述栅极叠层240的长度大于SOnm ;所述栅极介质层510位于所述源漏区中的漏区的部分厚度高出其余部分2?1nm ;所述栅介质层510厚度大于其余部分的部分长度为2-40nm。
[0049]该衬底100首选是一薄的单晶硅层，也可以是单晶的锗硅合金。
[0050]栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
[0051]根据本发明的提供的FinFET结构，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。
[0052]下面结合附图对本发明的制造方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0053]首先对本发明的实施例一进行详细说明。
[0054]本实施采用后栅工艺(gate-last)，先形成伪栅叠层，源漏注入并退火之后再去除伪栅叠层形成伪栅空位，在所述伪栅空位中填充栅极介质层以及栅极叠层，具体的工艺步骤如下所述:
[0055]首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。
[0056]接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底进行刻蚀，形成鳍片200，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。
[0057]接下来，在所述鳍片200以及所述衬底100表面形成伪栅叠层。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅叠层包括多晶娃和二氧化娃，具体的，米用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的材料层形成伪栅叠层。
[0058]接下来，对伪栅结构两侧的鳍片200进行浅掺杂，以形成轻掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
[0059]可选地，在伪栅叠层的侧壁上形成侧墙，用于将伪栅叠层隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmJn 30nm、SOnmS80nmo
[0060]接下来，进行源漏区注入，首先淀积一层厚度为1nm?35nm厚的二氧化娃介质层，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂为硼或弗化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5el019cm3?lel02°cm3。
[0061]接下来，淀积层间介质层450，并并行平坦化，露出伪栅叠层。具体的，层间介质层450可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层450的材料可以采用包括Si02、碳掺杂3102、8?36、？36、1^3、氮氧化硅、低1^材料或其组合。层间介质层450的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。
[0062]接下来，去除所述伪栅结构，形成伪栅空位。去除伪栅结构可以采用湿刻和/或干刻除去。在本实施例中，采用等离子体刻蚀。
[0063]以上均为半导体工艺中的常规流程，并未在图中示出，形成伪栅空位之后的器件结构如图1所示。
[0064]图2是图1沿着J-J’方向的横截面的图。如图2所示，在所述栅极空位中形成栅极介质层510。具体