分离栅闪存结构的形成方法
【专利摘要】本发明提出一种分离栅闪存结构的形成方法，通过硬掩模层的第一开口尺寸和介质侧墙的厚度来定义擦除栅、控制栅以及浮栅的尺寸；补偿侧墙一次形成；闪存源端离子注入也无需光阻掩模，在去除硬掩模层并刻蚀形成控制栅和浮栅时均无需光阻掩模，并且隧穿介质层一次形成，无其它氧化层叠加，能够提高分离栅闪存结构的可靠性，此方法在减少了光阻使用次数，降低生产成本的同时，利于提高分离栅闪存结构的可靠性。
【专利说明】分离栅闪存结构的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种分离栅闪存结构的形成方法。
【背景技术】
[0002]分离栅闪存结构包括擦除栅(Erase gate)、控制栅(Control gate)以及浮栅(Floating gate)。其中，控制栅位于浮栅之上，并由介质层隔离开；擦除栅位于两对控制栅和浮栅之间，为公用擦除栅，两字线分别位于两对控制栅和浮栅两侧，并均有介质层隔离开，擦除栅和浮栅之间氧化层为隧穿介质层。而浮栅会伸入一部分至擦除栅下方形成重叠式包框结构(Wrap round),此独特结构能够提高擦除的能力和效率。由于上述结构的分离栅闪存结构具有高可靠性、很好的制造工艺兼容性、较低的启动电压以及防止过擦除等优点，因此，上述分离栅闪存结构被作为嵌入式闪存广泛应用。
[0003]请参考图1至图7，图1至图7为现有技术中形成分离栅闪存结构过程中的剖面结构示意图；现有技术中，分离栅闪存结构的形成方法包括步骤:
[0004]提供半导体衬底,所述半导体衬底设有器件区(Cell) 11、高压区(High voltage)12 以及低压区(Low voltage) 13 ；
[0005]在所述半导体衬底上依次形成缓冲层20、浮栅层31、闪存介质层40、控制栅层32、硬掩模层50以及图案化的第一光阻层61，如图1所示；
[0006]以所述图案化的第一光阻层61为掩模，依次刻蚀所述硬掩模层50、控制栅层32以及闪存介质层40，在器件区11保留部分所述硬掩模层50、控制栅层32以及闪存介质层40，保留的部分所述硬掩模层50、控制栅层32以及闪存介质层40之间形成有擦除栅沟槽41，便于后续形成擦除栅，如图2所示；
[0007]接着在保留的硬掩模层50、控制栅层32以及闪存介质层40的两侧依次形成侧墙71和保护侧墙72，用于保护保留的硬掩模层50、控制栅层32以及闪存介质层40，如图2所示；
[0008]接着在擦除栅沟槽41中形成第二光阻层62，用于保护擦除栅沟槽41内的侧墙71和保护侧墙72 ；
[0009]接着刻蚀去除保留的硬掩模层50、控制栅层32以及闪存介质层40未被保护一侧的保护侧墙72，如图3所示；
[0010]接着，去除所述第二光阻层62，并以所述侧墙71和保护侧墙72为掩模，刻蚀所述浮栅层31，保留一部分浮栅层31在保留的闪存介质层40之下，暴露出所述缓冲层20，由于在擦除栅沟槽41内依然存在所述保护侧墙72，因此由所述保护侧墙72作为掩模，保留的浮栅层31会在擦除栅沟槽41内延伸出一部分，由于保留的硬掩模层50、控制栅层32以及闪存介质层40未被保护一侧的保护侧墙72被去除，因此该侧不会有保留的浮栅层31延伸出，如图4所示；
[0011]接着，在暴露出的侧墙71的侧面以及浮栅层31的两侧形成补偿侧墙72，同时在高压区12沉积高压栅极氧化层(图未示出)，如图4所示；
[0012]接着，在所述缓冲20的表面以及部分保留的硬掩模层50的表面形成第三光阻层63，然后对所述擦除栅沟槽41内进行闪存源端离子注入处理，如图5所示；
[0013]接着，以所述第三光阻层63为掩模，湿法刻蚀去除所述擦除栅沟槽41内的补偿侧墙72，如图5所示；
[0014]接着，在所述擦除栅沟槽41内形成隧穿介质层73，如图6所示，然后去除所述第三光阻层63，并在所述低压区13沉积低压栅氧化层(图未示出)，因此，最终的隧穿介质层是由隧穿介质层73和低压栅氧化层叠加形成；
[0015]接着，在所述擦除栅沟槽41内形成擦除栅33，在所述保护侧墙72的两侧形成字线81，在所述高压区12和低压区13分别形成高压栅82和低压栅83，如图7所述。
[0016]然而，现有技术中形成分离栅闪存结构的方法相对复杂，不利于降低生产成本和提闻生广效率。
【发明内容】
[0017]本发明的目的在于提供一种分离栅闪存结构的形成方法，此方法减少了光阻使用次数，降低生产成本的同时，有利于提高闪存的可靠性。
[0018]为了实现上述问题，一种分离栅闪存结构的形成方法，包括步骤:
[0019]提供半导体衬底，在所述半导体衬底上依次形成有缓冲层、浮栅层、闪存介质层、控制栅层、硬掩模层以及光阻层；
[0020]以所述光阻层为掩模，刻蚀所述硬掩模层，形成第一开口，所述第一开口暴露出所述控制栅层；
[0021]在所述第一开口的内壁形成一介质层侧墙；
[0022]以所述介质层侧墙为掩模，依次刻蚀所述控制栅层和闪存介质层，形成第二开口，所述第二开口的尺寸小于所述第一开口的尺寸，并暴露出所述浮栅层；
[0023]在所述第一开口和第二开口的内壁依次形成一保护侧墙和一补偿侧墙；
[0024]以所述保护侧墙和补偿侧墙为掩模，刻蚀所述浮栅层，暴露出缓冲层；
[0025]在所述浮栅层的侧壁形成隧穿介质层；
[0026]在所述第一开口和第二开口内形成擦除栅；
[0027]去除所述硬掩模层；
[0028]无掩模刻蚀去除第一介质层两侧的部分控制栅层、闪存介质层以及浮栅层，形成控制栅、闪存介质以及浮栅；
[0029]分别在所述控制栅、闪存介质以及浮栅的侧壁形成闪存侧墙；
[0030]在所述闪存侧墙的侧壁形成字线，形成分离栅闪存结构。
[0031]进一步的，通过控制所述第一开口的尺寸和介质侧墙的厚度来决定擦除栅、控制栅和浮栅的尺寸。
[0032]进一步的，在刻蚀浮栅层之后，形成隧穿介质层之前，采用无光阻掩模离子注入方式对所述第二开口内进行闪存源端处理。
[0033]进一步的，在对所述第二开口进行离子处理之后，形成隧穿介质层之前，采用湿法刻蚀去除所述补偿侧墙和部分缓冲层，暴露出部分半导体衬底。
[0034]进一步的，在形成遂穿介质层的同时，在暴露出的半导体衬底表面重新形成缓冲层。
[0035]进一步的，在形成隧穿介质层之后，沉积形成擦除栅层。
[0036]进一步的，采用化学机械研磨对所述擦除栅层进行研磨，形成擦除栅，研磨停止于所述硬掩模层。
[0037]进一步的，在形成所述擦除栅之后，去除所述硬掩模层之前，对所述擦除栅的表面进行离子注入处理。
[0038]进一步的，在所述擦除栅的表面进行离子注入处理之后，使用热氧化法在所述擦除栅的表面形成一氧化层。
[0039]进一步的，所述氧化层的厚度大于20纳米。
[0040]进一步的，采用湿法刻蚀去除硬掩模层。
[0041 ] 进一步的，所述闪存侧墙为氮化硅一氧化硅结构。
[0042]进一步的，所述半导体衬底包括逻辑区，在刻蚀形成字线的同时，在逻辑区域形成栅极。
[0043]进一步的，所述浮栅层、控制栅层、擦除栅以及字线的材质均为多晶硅。
[0044]进一步的，所述闪存介质层为氧化硅-氮化硅-氧化硅结构。
[0045]进一步的，所述隧穿介质层、缓冲层和补偿侧墙的材质均为氧化硅。
[0046]进一步的，所述硬掩模层的材质为氮化硅。
[0047]与现有技术相比，本发明的有益效果主要体现在:通过硬掩模层的第一开口尺寸和介质侧墙的厚度来定义擦除栅、控制栅以及浮栅的尺寸；补偿侧墙一次形成；闪存源端离子注入也无需光阻掩模，在去除硬掩模层并刻蚀形成控制栅和浮栅时均无需光阻掩模，并且隧穿介质层一次形成，无其它氧化层叠加，能够提高分离栅闪存结构的可靠性，此方法在减少了光阻使用次数，降低生产成本的同时，利于提高分离栅闪存结构的可靠性。
【专利附图】
【附图说明】
[0048]图1至图7为现有技术中形成分离栅闪存结构过程中的剖面结构示意图；
[0049]图8为本发明一实施例中分离栅闪存结构的形成方法的流程图；
[0050]图9至图17为本发明一实施例中形成分离栅闪存结构过程中的剖面结构示意图。
【具体实施方式】
[0051]下面将结合示意图对本发明的分离栅闪存结构的形成方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0052]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0053]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0054]请参考图8，在本实施例中提出了一种分离栅闪存结构的形成方法，包括步骤:
[0055]SlOO:提供半导体衬底，在所述半导体衬底上依次形成有缓冲层200、浮栅层310、闪存介质层400、控制栅层320、硬掩模层500以及光阻层600，如图9所示；
[0056]在本实施例中，所述半导体衬底包括器件区110、高压区120和低压区130，所述高压区120和低压区130属于逻辑区，后续的分离栅闪存结构形成于所述器件区110上，其中，所述高压区120和低压区130上均形成有氧化硅(图未示出)和浅沟槽隔离结构140 ;所述缓冲层200的材质为氧化硅，用于隔离所述浮栅层310和所述半导体衬底；所述浮栅层310和控制栅层320的材质均为多晶硅；所述闪存介质层400为氧化硅-氮化硅-氧化硅结构，用于隔离所述浮栅层310和控制栅层320 ;所述硬掩模层500的材质为氮化硅，如图9所示。
[0057]S200:以所述光阻层600为掩模，刻蚀所述硬掩模层500，形成第一开口，所述第一开口暴露出所述控制栅层320 ；
[0058]在形成所述第一开口之后，去除所述光阻层600。
[0059]S300:在所述第一开口的内壁形成一介质侧墙710，如图10所示；
[0060]所述介质侧墙710的材质为氧化硅，便于后续刻蚀作为掩模层，也可以避免使用光阻。
[0061]S400:以所述介质侧墙710为掩模，依次刻蚀所述控制栅层320和闪存介质层400，形成第二开口 410，所述第二开口 410暴露出所述浮栅层310，所述第二开口 410的尺寸小于所述第一开口，如图10所示；
[0062]S500:在所述第一开口和第二开口 410的内壁依次形成一保护侧墙720和一补偿侧墙730，如图11所示；
[0063]其中，所述保护侧墙720的材质为氮化硅，所述补偿侧墙730的材质为氧化硅。
[0064]S600:以所述保护侧墙720和补偿侧墙730为掩模，刻蚀浮栅层310，暴露出缓冲层200，如图12所示；
[0065]其中，由于所述补偿侧墙730能够作为刻蚀掩模，也就能避免使用光阻，同时，所述补偿侧墙730能够保证所述浮栅层310能够有一部分延伸至所述第二开口 410内。
[0066]在刻蚀浮栅层310，暴露出缓冲层200之后，采用光阻掩模离子注入方式对所述第二开口 410内的缓冲层200以及半导体衬底进行闪存源端处理，在对所述第二开口 410内使用离子处理之后，再使用湿法刻蚀去除所述补偿侧墙730和部分缓冲层200，暴露出部分半导体衬底，如图12所示。
[0067]S700:在所述浮栅层310的侧壁形成隧穿介质层740，如图13所示；
[0068]在本实施例中，由于所述补偿侧墙730和暴露出的缓冲层200在刻蚀中受到一定的损伤，为了保证其性能，因此会先去除所述补偿侧墙730和部分缓冲层200，再在暴露出的保护侧墙720的表面和所述浮栅层310的侧壁形成隧穿介质层740，同时在暴露出的半导体衬底上重新形成缓冲层200，如图13所示，所述隧穿介质层740的材质为氧化硅，由于本实施例中的隧穿介质层740无其它氧化层叠加，一步形成，其厚度和质量能够得到有效的控制，很大程度上可以提高分离栅闪存结构的性能和可靠性。
[0069]S800:在所述第一开口和第二开口 410内形成擦除栅331，如图15所示；
[0070]所述擦除栅331的材质为多晶硅，形成所述擦除栅331的步骤包括:先在所述第一开口和第二开口 410内以及所述硬掩模层500的表面沉积形成擦除栅层330，如图14所示，再采用化学机械研磨去除形成在所述硬掩模层500表面多余的擦除栅层330，形成擦除栅331，其中，所述硬掩模层500作为研磨终止层。
[0071]在形成所述擦除栅331之后，去除所述硬掩模层500之前，对所述擦除栅331的表面进行离子注入处理，接着，使用热氧化法在所述擦除栅331的表面形成一氧化层750，如图15所示，其中，所述氧化层750的厚度大于20纳米。
[0072]S900:去除所述硬掩模层500，
[0073]采用湿法刻蚀去除硬掩模层500。
[0074]S1000:无掩模刻蚀去除所述第一介质层710两侧的部分控制栅层320、闪存介质层400以及浮栅层310，形成控制栅321、闪存介质401以及浮栅311，如图16所示；
[0075]在进行刻蚀时，由于所述擦除栅331被表面氧化层750保护住，因此刻蚀
[0076]SllOO:分别在所述控制栅321、闪存介质401以及浮栅311的侧壁形成闪存侧墙，如图16所示；
[0077]所述闪存侧墙为氮化硅760 —氧化硅770结构，为了隔离后续形成的字线，并且氮化硅760 —氧化硅770结构能够提高分离栅闪存结构的抗干扰性。
[0078]S1200:在所述闪存侧墙的侧壁形成字线810，形成分离栅闪存结构，如图17所示。
[0079]其中，在本实施例中，所述硬掩模层500，并依次刻蚀所述介质侧墙710两侧的控制栅层320、闪存介质层400以及浮栅层310之后，会暴露出缓冲层200，并且完全暴露出所述高压区120和低压区130，并在所述高压区120和低压区130处形成高压栅极氧化层和低压栅极氧化层，由于此步骤为本领域惯用技术手段，本发明并未做出改动，因此在本实施例中不再赘述。然而，在形成字线810的同时，也在高压区120和低压区130处分别形成高压栅极820和低压栅极830。
[0080]综上，在本发明实施例提供的分离栅闪存结构的形成方法中，通过硬掩模层的第一开口尺寸和介质侧墙的厚度来定义擦除栅、控制栅以及浮栅的尺寸；补偿侧墙一次形成；闪存源端离子注入也无需光阻掩模，在去除硬掩模层并刻蚀形成控制栅和浮栅时均无需光阻掩模，并且隧穿介质层一次形成，无其它氧化层叠加，能够提高分离栅闪存结构的可靠性，此方法在减少了光阻使用次数，降低生产成本的同时，利于提高分离栅闪存结构的可靠性。
[0081]上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
【权利要求】
1.一种分离栅闪存结构的形成方法，包括步骤: 提供半导体衬底，在所述半导体衬底上依次形成有缓冲层、浮栅层、闪存介质层、控制栅层、硬掩模层以及光阻层； 以所述光阻层为掩模，刻蚀所述硬掩模层，形成第一开口，所述第一开口暴露出所述控制栅层； 在所述第一开口的内壁形成一介质层侧墙； 以所述介质层侧墙为掩模，依次刻蚀所述控制栅层和闪存介质层，形成第二开口，所述第二开口的尺寸小于所述第一开口的尺寸，并暴露出所述浮栅层； 在所述第一开口和第二开口的内壁依次形成一保护侧墙和一补偿侧墙； 以所述保护侧墙和补偿侧墙为掩模，刻蚀所述浮栅层，暴露出缓冲层； 在所述浮栅层的侧壁形成隧穿介质层； 在所述第一开口和第二开口内形成擦除栅； 去除所述硬掩模层； 无掩模刻蚀去除第一介质层两侧的部分控制栅层、闪存介质层以及浮栅层，形成控制栅、闪存介质以及浮栅； 分别在所述控制栅、闪存介质以及浮栅的侧壁形成闪存侧墙； 在所述闪存侧墙的侧壁形成字线，形成分离栅闪存结构。
2.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，通过控制所述第一开口的尺寸和介质侧墙的厚度来决定擦除栅、控制栅和浮栅的尺寸。
3.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，在刻蚀浮栅层之后，形成隧穿介质层之前，采用无光阻掩模离子注入方式对所述第二开口内进行闪存源端处理。
4.如权利要求3所述的分离栅闪存结构的形成方法，其特征在于，在对所述第二开口进行离子处理之后，形成隧穿介质层之前，采用湿法刻蚀去除所述补偿侧墙和部分缓冲层，暴露出部分半导体衬底。
5.如权利要求4所述的分离栅闪存结构的形成方法，其特征在于，在形成隧穿介质层的同时，在暴露出的半导体衬底表面重新形成缓冲层。
6.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，在形成隧穿介质层之后，沉积形成擦除栅层。
7.如权利要求6所述的分离栅闪存结构的形成方法，其特征在于，采用化学机械研磨对所述擦除栅层进行研磨，形成擦除栅，研磨停止于所述硬掩模层。
8.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，在形成所述擦除栅之后，去除所述硬掩模层之前，对所述擦除栅的表面进行离子注入处理。
9.如权利要求8所述的分离栅闪存结构的形成方法，其特征在于，在所述擦除栅的表面进行离子注入处理之后，使用热氧化法在所述擦除栅的表面形成一氧化层。
10.如权利要求9所述的分离栅闪存结构的形成方法，其特征在于，所述氧化层的厚度大于20纳米。
11.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，采用湿法刻蚀去除硬掩模层。
12.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述闪存侧墙为氮化硅一氧化硅结构。
13.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述半导体衬底包括逻辑区，在刻蚀形成字线的同时，在逻辑区域形成栅极。
14.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述浮栅层、控制栅层、擦除栅以及字线的材质均为多晶硅。
15.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述闪存介质层为氧化硅-氮化硅-氧化硅结构。
16.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述隧穿介质层、缓冲层和补偿侧墙的材质均为氧化硅。
17.如权利要求1所述的分离栅闪存结构的形成方法，其特征在于，所述硬掩模层的材质为氮化娃。
【文档编号】H01L21/8247GK104465727SQ201310446046
【公开日】2015年3月25日 申请日期:2013年9月23日 优先权日:2013年9月23日
【发明者】周侃, 周儒领 申请人:中芯国际集成电路制造(上海)有限公司