专利名称：两阶梯多蚀刻ldmos栅形成的制作方法
技术领域：
本案揭示内容大体上涉及半导体元件，更明确而言是有关横向双扩散金属氧化物半导体(LDMOS)元件。
背景技术：
电压调节器(例如，直流对直流转换器)是用以为电子系统提供稳定电压来源。特别是需要有效率的DC对DC转换器以用于管理诸如笔记型电脑及行动电话等低功率装置的电力。已知交换式电压调节器(或简称“交换式调节器”)是一种有效率的DC对DC转换 器。交换式调节器产生输出电压的方式是将直流(DC)输入电压转换成一高频电压并且过滤所述高频输入电压而产生所述输出DC电压。特别是，所述交换式调节器包含一个切换器(switch)，以使直流输入电压来源(例如电池)与负载(例如集成电路)耦接或断开。输出滤波器(通常包含电感器及电容器)耦接在所述输入电压来源与所述负载之间以过滤所述切换器的输出，从而提供直流输出电压。控制器(例如脉波宽度调变器或脉波频率调变器)控制着所述切换器以维持实质恒定的直流输出电压。由于LDMOS(横向双扩散金属氧化物半导体)晶体管具有特殊的导通电阻(on-resistance)及漏极-源极击穿电压，LDMOS晶体管被用于交换式调节器中。
发明内容
在一个方面中，晶体管包含源极区、漏极区及栅极，所述源极区包含注入基板内的第一掺杂区，所述漏极区包含注入基板内的第二掺杂区，并且所述栅极包含形成于所述基板上的氧化物层以及形成于所述氧化物层上的导电材料，所述氧化物层包含第一侧与第二侦牝所述第一侧形成在所述第一掺杂区的一部分上并且所述第二侧形成在所述第二掺杂区的一部分上，所述第一侧具有小于约100人的厚度，且所述第二侧所具有的厚度等于或大于125A。实施例可能包含一或多个下述特征。所述第二侧的厚度可至少是第一侧的厚度的五倍。所述第一侧的厚度可约为70人或更小。所述第一侧的厚度可约为35人或更小。源极可能包含自我对准的第三掺杂区。第三掺杂区的最大掺杂浓度可介于约Ixio17原子/平方厘米至IxlO18原子/平方厘米(atoms/cm2)。在表面处邻近所述氧化物层的所述第三掺杂区的掺杂浓度可能低于约5xl017原子/平方厘米。所述掺杂浓度可能低于约3xl017原子/平方厘米。第三掺杂区可能位在晶体管的电流路径中。所述第二侧可具有介于约120人至800人的厚度，例如介于约200人至400人。所述晶体管可为横向双扩散金属氧化物半导体(LDMOS)。另一个方面中，晶体管包含源极区、漏极区以及栅极，所述源极区包含注入基板内的第一掺杂区，所述漏极区包含注入基板内的第二掺杂区，并且所述栅极包含形成于所述基板上的氧化物层以及形成于所述氧化物层上的导电材料，所述氧化物层包含第一侧与第二侧，所述第一侧形成在所述第一掺杂区的一部分上并且所述第二侧形成在所述第二掺杂区的一部分上，所述第一侧所具有的厚度可使得所述晶体管的启动电压(turn-onvoltage)小于O. 6伏特。实施例可包含一或多个下列特征。所述晶体管的启动电压可介于O. 4至O. 5伏特(V)。所述源极可包含自我对准的第三掺杂区。第三掺杂区的最大掺杂浓度可介于约IxlO17原子/平方厘米至IxlO18原子/平方厘米。在表面处邻近所述氧化物层的第三掺杂区的掺杂浓度可能低于约5xl017原子/平方厘米。所述掺杂浓度可能低于约3xl017原子/平方厘米。第三掺杂区可能位在所述晶体管的电流路径中。所述晶体管可为横向双扩散金属氧化物半导体(LDMOS)。在另一个方面中，晶体管包含源极区、漏极区、内部本征二极管(intrinsicdiode)以及栅极，所述源极区包含注入基板内的第一掺杂区，所述漏极区包含注入所述基板内的第二掺杂区，并且所述栅极包含形成于所述基板上的氧化物层以及形成于所述氧化物层上的导电材料，所述氧化物层包含第一侧与第二侧，所述第一侧形成在所述第一掺杂区的一部分上并且所述第二侧形成在所述第二掺杂区的一部分上，所述第一侧所具有的厚度可使得所述晶体管的启动电压小于所述内部本征二极管的启动电压。 实施例可包含一或多个下列特征。所述晶体管的启动电压可介于O. 4至O. 6伏特。所述源极可包含自我对准的第三掺杂区。第三掺杂区的最大掺杂浓度可介于约IxlO17原子/平方厘米至IxlO18原子/平方厘米。在表面处邻近所述氧化物层的第三掺杂区的掺杂浓度可能低于约5xl017原子/平方厘米。所述掺杂浓度可能低于约3xl017原子/平方厘米。第三掺杂区可能位在所述晶体管的电流路径中。所述晶体管可为横向双扩散金属氧化物半导体(LDMOS)。在另一个方面中，制造晶体管的方法包括施用光刻胶于栅极上，所述栅极包含形成于基板上的氧化物层及形成于所述氧化物层上的导电材料；使用所述光刻胶作为掩模，蚀刻所述栅极以移除所述导电材料的一部分；以及使用所述光刻胶及所述导电材料作为掩模，注入掺杂区至所述基板内，使得所述掺杂区自我对准所述栅极。实施例可包含一或多个下列特征。所述氧化物层可经成形(formed)，使得所述氧化物层的第一侧比所述氧化物层的第二侧要薄。所述第一侧可具有小于约100人的厚度，以及所述第二侧所具有的厚度可至少是所述第一侧的厚度的五倍。所述光刻胶的厚度可小于约O. 5微米。注入掺杂区的步骤包括用原子以距离所述基板的主要表面小于90°的角度轰击所述基板。注入掺杂区的步骤可持续进行直到所述基板的掺杂浓度介于约IxlO13原子/平方厘米至5xl018原子/平方厘米为止。在另一个方面中，制造晶体管的方法包括蚀刻栅极的第一侧，所述栅极包含形成在基板上的氧化物层以及形成于所述氧化物层上的导电材料，并且所述蚀刻步骤移除所述导电材料的第一部分；注入掺杂区至所述基板内，以使所述掺杂区自我对准；以及蚀刻所述栅极的第二侧以移除所述导电材料的第二部分。实施例可包含一或多个下列特征。所述氧化物层是经成形，使得所述氧化物层的第一侧比所述氧化物层的第二侧要薄。第一侧可具有小于约100人的厚度，以及所述第二侧所具有的厚度可至少是所述第一侧的厚度的五倍。注入掺杂区的步骤包括用原子以距离所述基板的主要表面小于90°的角度轰击所述基板。注入掺杂区的步骤可持续进行直到所述基板的掺杂浓度介于约IxlO13原子/平方厘米至5xl018原子/平方厘米为止。
在另一个方面中，制造晶体管的方法包括施用第一光刻胶于栅极上，所述栅极包含形成于基板上的氧化物层及形成于所述氧化物层上的导电材料；使用所述第一光刻胶作为掩模，蚀刻所述栅极的第一侧以移除所述导电材料的第一部分；注入掺杂区至所述基板内，使得所述掺杂区自我对准；施用第二光刻胶于所述栅极上；以及使用所述第二光刻胶作为掩模，蚀刻所述栅极的第二侧以移除所述导电材料的第二部分。在另一个方面中，制造集成电路的方法包括于基板上形成多个LDMOS晶体管，每个晶体管包含栅极氧化物层，所述栅极氧化物层包含第一侧及第二侧，所述第一侧靠近所述LDMOS晶体管的源极侧而所述第二侧靠近所述LDMOS晶体管的漏极侧，所述第一侧具有小于约100人的厚度并且所述第二侧具有等于或大于约125A的厚度；以及于所述基板上形成多个CMOS晶体管，其中每个CMOS晶体管包含栅极氧化物层；且其中形成所述CMOS晶体管的栅极氧化物层的步骤与形成所述LDMOS晶体管的栅极氧化物层的第一侧的步骤同时发生。实施例可包含一或多个下列特征。所形成所述CMOS晶体管的栅极氧化物层可能与所述LDMOS晶体管的栅极氧化物层第一侧具有相同厚度。所述第二侧的厚度至少是所述 第一侧的厚度的五倍。所述第一侧的厚度可能约70A或更小，例如约35A或更小。形成所述多个LDMOS晶体管的步骤包括沉积LDMOS栅极导体，而形成所述多个CMOS晶体管的步骤包括沉积CMOS栅极导体，并且所述LDMOS栅极导体与所述CMOS栅极导体可同时沉积。所述LDMOS栅极导体与CMOS栅极导体可包含多晶娃(polysilicon)。所述CMOS栅极的栅极氧化物层可具有实质均匀的厚度。某些实施例可能具有一或多个下列优点。具有小于约40人的栅极氧化物的晶体管能使得所述晶体管的启动电压小于所述内部本征二极管的启动电压。晶体管所具有的启动电压小于所述内部本征二极管的启动电压能缩短所述晶体管的恢复时间(recoverytime)。缩短恢复时间能提高晶体管效率，特别是处于高切换速度下更是如此。在注入P-主体之前将光刻胶涂覆于所述栅极上能提供附加的保护层以避免在基板中发生非期望的掺杂注入。在注入所述P-主体之前，先第一次蚀刻贯穿所述多晶栅极(polygate)，接着于注入所述P-主体之后第二次蚀刻贯穿所述多晶栅极，以确保P-主体仅注入在所述晶体管的源极侧上，而非注入在源极侧与漏极侧两者上。附图及下述发明说明阐述一或多个实施例的细节。根据所述说明、图式及权利要求书将可轻易领会本发明的其它特征、方面及优点。
图I为降压转换器的电路图。图2为降压转换器的简化电路图。图3是显示传统降压转换器的停滞时间的图式。图4为LDMOS晶体管的概要图。图5A及图5B为如本案所述晶体管内的示范掺杂分布轮廓的概要图。图6为分别具有35A、70A与125A薄栅极氧化物厚度的晶体管的掺杂度对距表面的距离作图而成的曲线图。图7A及图7B是表格及对应曲线图，所述表格及对应曲线图显示具有35人薄栅极氧化物厚度的晶体管的特性。图8A及图8B是表格及对应曲线图，所述表格及对应曲线图显示具有70人薄栅极氧化物厚度的晶体管的特性。图9A及图9B是表格及对应曲线图，所述表格及对应曲线图显示具有125A薄栅极氧化物厚度的晶体管的特性。图IOA至图IOK显示形成晶体管的范例工艺。不同图式中的相同元件符号与名称是代表相同的元件。
具体实施例方式当晶体管用于交换式调节器的同步整流技术时，会因为于停滞时间内逆向(reverse recovery)恢复内部本征二极管的充电及二极管导通而发生效能损失情形。借 着使晶体管的启动电压低于内部本征二极管(intrinsic body diode)的启动电压,可通过降低与寄生二极管相关的两种耗损机制来增进交换式调节器的效能。较低的阈值电压(threshold voltage)可避免少数载子储存效应。此外,停滞时间内的导通耗损将随着阈值电压与二极管启动电压的比值而降低。参阅图1，交换式调节器10通过输入端子20而耦接至第一高直流输入电压来源(例如电池)12。交换式调节器10还透过输出端子24耦接至负载(例如集成电路)14。交换式调节器10作为介在输入端子20与输出端子24之间的直流对直流转换器(DC-to-DCconverter)。交换式调节器10包含切换电路16,所述切换电路16是作为电源切换器(powerswitch)用以交替地使所述输入端子20与中间端子22耦接或断开。切换电路16包含整流器，例如切换器或二极管，所述整流器使所述中间端子22接地。特别是，所述切换电路16可包含称为高侧晶体管的第一晶体管40以及称为低侧晶体管或同步晶体管的第二晶体管42，所述第一晶体管40具有连接至输入端子20的源极以及连接至中间端子22的漏极，所述第二晶体管42具有接地的源极以及连接至中间端子22的漏极。一个实施例中，第一晶体管40可为正沟道金属氧化物半导体(PMOS)晶体管，以及第二晶体管42可为负沟道金属氧化物半导体(NMOS)晶体管。另一个实施例中，第一晶体管40及第二晶体管42可两者皆为NMOS晶体管。另一个实施例中，第一晶体管40可为PM0S、NMOS或横向双扩散金属氧化物半导体(LDMOS)，且第二晶体管42可为LDM0S。中间端子22通过输出滤波器26而耦接至输出端子24。输出滤波器26将中间端子22处的矩形波形的中间电压转换成输出端子24处的实质直流输出电压。特别是在降压转换器的形态学中，输出滤波器26包含电感器(indUCt0r)44与电容器46，所述电感器连接在中间端子22与输出端子24之间，且所述电容器46与所述负载14并联连接。在高侧导通周期期间，第一晶体管关闭，且电压来源12通过第一晶体管40提供能量给负载14与电感器44。另一方面，在低侧导通周期期间，第二晶体管42关闭，并且当电感器44供应能量时电流流经所述第二晶体管42。所产生的输出电压Vrat为实质直流(DC)电压。交换式调节器也包含控制器18、高侧驱动器80及低侧驱动器82，以用于控制切换电路16的运作。第一控制线路30将高侧晶体管40连接至高侧驱动器80，而第二控制线路32将低侧晶体管42连接至低侧驱动器82。高侧与低侧驱动器分别通过控制线路84与86连接至控制器18。控制器18使所述切换电路16在高侧与低侧导通周期之间切换而在中间端子22处产生矩形波形的中间电压Vint。控制器18还可包含回馈电路(未图示)，所述回馈电路测量通过所述输出端子的输出电压及电流。虽然控制器18通常为脉波宽度调变器，但本发明还可应用于其它调变方案，例如脉波频率调变。图2显示降压转换器200的简化电路图。降压转换器200包含高侧晶体管40、低侧晶体管42及电感器206。每个晶体管分别具有对应的内部本征二极管212与214。电压Vin(例如12伏特)施加于高侧晶体管40，并且当高侧晶体管40开启时，电流将流经所述晶体管40与电感器206。相反地，当低侧晶体管42开启时，电感器206将会从接地拉回电流。降压电路200正常运作下，所述调节器将会在开启高侧晶体管40与开启低侧晶体管42两者之间做切换，使得滤波器26的输出产生期望的电压ν_，ν_大约介于O伏特至Vin之间。为了增进降压转换器200的效能。期望能够在开启高侧晶体管40时能同时关闭低侧晶体管42，反之亦然。然而，在切换之间需要一些停机时间(downtime)以避免使两个晶体管40与42同时开启，两者同时开启可能造成击穿现象(shoot-through)并且导致大幅损失效能及损害晶体管。因此，在每个高侧导通与低侧导通周间之间有一个短周期的内 部停滞时间(intrinsic deadtime) td,在此段时间内两个晶体管皆开启。当两个晶体管40与42皆关闭时，流经电感器206的电流将不会立即降为零。利用方程式I测量跨越所述电感器的电压V=L(di/dt)(方程式 I)其中V为电压，L为电感，以及i为电感器中的电流。当电感器电流降低，所述电感器位于输入端处的电压(即，接近Vin)被迫为负值。当此电压到达约-O. 7伏特时，所述低侧的内部本征二极管214达到所述二极管阈值电压且开始导通电流进入所述电感器。因此在传统的降压转换器中，电流将行经所述二极管214。当所述电流流经所述低侧二极管时,可能造成效能大损。逆向恢复现象(reverserecovery)带来最显著的效能损失。逆向恢复耗损是使顺向导通的二极管从顺向偏压转变成逆向偏压所带来的损失。当将高侧晶体管切换成开启时会发生逆向恢复现象。在开启高侧晶体管之前的期间内，低侧的内部本征二极管受到正偏压，且所述电感器会从接地拉回电流而通过所述二极管。在此阶段中，所述低侧二极管的PN结(PN junction)导通，耗尽区缩窄至其最小宽度，并且电荷载子累积在所述二极管的PN结的两侧上。将开启所述高侧晶体管时，所述低侧二极管会从0. 7伏特的顺向偏压变成-12伏特的负偏压。然而，由于顺向偏压期间所累积允许导通整个PN结的所述些电荷载子会在负偏压下造成短暂放电以耗尽载子，所以所述低侧二极管不会立即关闭。因此所述逆向回复损失是流经所述高侧晶体管以恢复整个低侧PN结的平衡逆向偏压电荷的电流。二极管回复损失的总量取决于输出电流、寄生电感及高侧驱动能力(highsidedrive capability)。如图3所示，所述总停滞时间包含所述内在停滞时间(intrinsicdeadtime) td及逆向回复时间ts。所述逆向回复时间可能占所述晶体管停滞时间的一大部份，例如超过25%。图4显示LDMOS晶体管400的概要剖面图，所述晶体管400可如上述般例如作为降压转换器内的晶体管，例如上述的低侧晶体管42。LDMOS晶体管400可制造在注入于p型基板404内的高电压η型井402上。高电压η-井注入典型为深注入，且相对于CMOS的η-井而言，所述高电压η-井注入通常是较轻掺杂。LDMOS晶体管400包含漏极区406、源极区410及栅极412且具有一阶梯状氧化物层424。漏极区406包含经掺杂的η+区域414及η掺杂的浅漏极416。源极区域包含η-掺杂的η+区域418、ρ-掺杂的ρ+区域420及ρ-掺杂的P-主体422。提供η-井402、η-掺杂浅漏极416及η+区域414和418的掺杂为第一型掺杂材料，例如磷。η-掺杂浅漏极416及η-井402两者的掺杂浓度低于η+区域414、418。同样地，提供ρ+区域420及ρ-主体422的掺杂为第二相反类型的掺杂材料，例如硼。P-主体422可与栅极412自我对准。换言之，由于注入作用可迫使一部份的ρ-主体422位于栅极下方，所述栅极的源极侧边缘及所述P-主体的栅极侧边缘可实质对齐。或者，P-主体可无需自我对齐所述栅极412。ρ-主体可具有例如IxlO17至IxlO18原子/平方厘米的最大掺杂浓度。此外，ρ-主体的顶部表面422a掺杂浓度可低于约5xl017原子/平方厘米，例如低于3xl017原子/平方厘米，例如2xl017原子/平方厘米。图5A及图5B显示示范的掺杂分布轮廓。回到图4，氧化物层424位于栅极412下方且包含两个部分薄部分424a和厚部分424b。薄部分424a比厚部分424b更靠近源极410,且薄部分424a可与η+区域418及P-主体422部分重迭。厚部分424b比薄部分424a更靠近漏极406，并且厚部分424b可 与η+区域414及浅漏极406。如图4所示，薄部分424a比所述厚部分424b要薄。薄部分424a厚度可小于100人，例如小于40人，例如35A。相反地，厚部分424b的厚度可至少是所述薄部分424a的五倍，例如至少10倍厚，例如介Γ200人至400人厚。对于LDMOS晶体管400，栅极412上够高的正电压(称为启动电压Vt)将会推动P-主体422的正空穴使所述正空穴远离栅极412而形成耗尽层。如此将创造出可供电子(η)在源极410与漏极406之间流动的沟道(η-沟道)。改变栅极412与基板404之间的电压可调节η-沟道的导电性并能控制漏极与源极之间的电流。所述氧化物层424的薄部分424a结合具有上述p_主体轮廓可影响晶体管与栅极的启动电压(Vt)。当所述薄部分424a更薄时，将会降低所述启动电压。此外，ρ-主体的浓度越低，启动电压越低。借着适当地选择所述氧化物层的薄部分的厚度以及降低所述P-主体的浓度，晶体管的启动电压(Vt)可低于所述内部本征二极管的启动电压(Vbe)。例如，晶体管的启动电压可低于O. 6伏特。有利的是，对于降压转换器的低侧晶体管而言使Vt小于Vbe，所述晶体管可于停滞期间(deadtime)进入第三量子导通(third-quadrant conduction),造成电流行经所述晶体管而非所述内部本征二极管。降低Vt使得电流流过晶体管而非流过所述内部本征二极管能够消除逆向恢复时间，从而大幅提升降压转换器的效能。此外，由于无需释放少数载子(否则所述载子可能于逆向导通期间于所述内部本征二极管上形成逆向回复电荷)，因而可节省电力。如果晶体管的启动电压太低，在高侧晶体管及低侧晶体管之间切换所造成的振铃作用则可能非计画性地启动所述栅极。因此，薄部分的厚度以及P-主体的浓度可达平衡，使得晶体管的启动电压介于O. 4伏特至O. 5伏特。图6显示净掺杂对从ρ-主体表面422a深入ρ-主体内部的距离(沿图5的线段502)作图的范例曲线图。图6所显示的范例实施例中，35Α的薄栅极氧化物层需要约2χ1017原子/平方厘米的表面掺杂浓度。70人的薄栅极氧化物层需要约5χ1016原子/平方厘米的表面掺杂浓度。再者，125Α的薄栅极氧化物层需要约低于IxlO16原子/平方厘米的表面掺杂浓度。因此，薄氧化物层越薄，最大掺杂浓度越高，以实现比\e小的Vt。如图7A至图8A的示范实施例所示，当一元件具有小于100A (例如图7A至图7B中为35A或图8A至图8B中为70A)的薄氧化物层以及适当的P-主体浓度时，通过晶体管的电流(is)可能远大于通过所述二极管的电流(IB)。此外，倘若所施加的电压介于约O. 4伏特至O. 8伏特之间，将无电流通过所述二极管。然而，参阅图9A与图9B，如果所述薄氧化物厚度提高至IooA以上，例如125A，则会得到大幅缩小的电压范围(voltage window),例如介于O. 65至O. 8伏特，并且所述范围内无电流通过所述二极管。再者，需要更多的掺杂步骤来达到必要的P-主体浓度。改变所述低侧晶体管的Vt需要额外的半导体处理步骤。欲实现约O. 4伏特的Vt，修改晶体管使所述晶体管位于栅极下方与晶体管的源极接触的氧化物比与晶体管漏极接触的氧化物要薄是有所帮助的，因为对于指定的表面掺杂度而言，氧化物越薄，Vt越低。然而，由于此薄氧化物可能降低所述晶体管的击穿电压(BVDSS)，此薄氧化物并不适合用于栅 极的漏极侧。因此，所述氧化物必需塑造成“阶梯状”，使所述氧化物在漏极侧比在源极侧要厚。参阅图10A，所述制造晶体管的方法始于形成氧化物层424于硅层110上。参阅图10B，所述氧化物层经图案化以定义出所述些栅极氧化物区域。此外，于氧化物层424中形成阶梯902，而创造出薄氧化物部分424a及厚氧化物部分424b。薄氧化物部分424a可位于所述栅极的源极侧上，而厚栅极氧化物部分424b则可位于所述栅极的漏极侧上。可在图案化所述氧化物层之前或之后形成所述阶梯902。还可例如使用单一掩模同时在基板上的任何CMOS元件上沉积薄氧化物部分424a。在一些实施例中，可借着生长薄氧化物层，将除了欲形成厚部分以外的基板(包括薄部分424a在内)都遮住，并且例如使用化学气相沉积法将剩余氧化物沉积在未被遮盖的区域中以形成所述厚部分424b来形成所述氧化物中的阶梯902。在其他实施例中，可借着生长一厚氧化物层，将除了欲形成薄部分以外的基板(包括厚部分424b在内)都遮住，向下蚀刻所述氧化物层的暴露部分直到所述硅层，以及例如利用所述蚀刻步骤中所使用的同一掩模在已蚀刻移除的区域中生长所述薄氧化物层424a来形成所述阶梯902。在两种方法中，皆可于随后移除所述掩模。参阅图10C，栅极导体102(例如多晶硅层)覆盖于所述氧化物层424上。依据基准工艺技术世代，栅极导体(例如，多晶硅层)可约为0.2、. 5微米厚。还可例如使用单一掩模同时在基板上的任何CMOS元件上沉积栅极导体102。参阅图10D，光刻胶104是利用旋涂法而沉积于栅极导体102上，并且经图案化以至少暴露出晶体管的源极侧。所述光刻胶可具有大于0. 5微米(μ m)的厚度。可随意愿地，也可暴露出在所述源极侧120上一部份的栅极导体102。参阅图10E，随后使用光刻胶104作为掩模进行蚀刻，例如利用干式等离子蚀刻，移除在晶体管的源极侧120上所述栅极导体102的暴露部分。因此，光刻胶104在蚀刻期间可做为掩模。参阅图10F，使用光刻胶104结合剩余的栅极导体102作为掩模来注入p_主体422。使用注入原子轰击所述氧化物424a的表面而注入所述p_主体422。可与所述氧化物424a的主表面成一角度(如箭头108所示)执行所述注入步骤。由于栅极导体102与光刻胶104两者皆用以作为掩模，因此所产生的P-主体可自我对准所述栅极，特别是对准所述栅极导体的源极侧。参阅图10G，随后从所述表面上剥除光刻胶层104。参阅图10H，包含于蚀刻所述源极侧120上的栅极导体102之后在所述源极侧120上所述氧化物层424a所暴露出的部分在内，利用旋涂法于所述些暴露表面上涂覆一层新的光刻胶层124。所述光刻胶124经图案化以至少暴露出所述晶体管的漏极侧。也可随意愿地暴露出在所述漏极侧122上的一部份栅极导体102。参阅图101，随后使用光刻胶124作为掩模进行蚀刻，例如利用干式等离子蚀刻，移除在漏极侧122上所述栅极导体的暴露部分。光刻胶124于蚀刻工艺期间还用以保护所述源极侧120上已注入的ρ-主体。参阅图10J，可使用所述光刻胶124结合剩余的栅极导体102作为掩模 来注入所述NDD 415。由于栅极导体102与光刻胶124两者皆用来做为掩模，所述NDD 415能自我对准所述栅极，特别是自我对准所述栅极导体的漏极侧。参阅图10K，接着移除所述光刻胶124。例如,在已注入所述P-主体422及NDD415之后,可利用习知的注入工艺来注入所述些 P+ 及 η+ 区域 414、418、420。虽然图IOalOg显示仅制造一个栅极，也可同时制造多个栅极或分配晶体管(distributed transistor)的栅极。借着在ρ-主体注入期间于所述多晶栅极上纳入光刻胶层可形成自我对准的P-主体。此外，使用所述光刻胶保护基板的其余部份在注入工艺期间不会接触掺杂。再者，借着使用两个各别的蚀刻步骤(分别在注入工艺之前与之后)可于基板的源极侧中形成单个自我对准的P-主体。以上虽已描述多个具体实施例，然上述权利要求书尚包含其他实施例。
权利要求
1.一种制造晶体管的方法，包括 施用光刻胶于栅极上，所述栅极包含形成于基板上的氧化物层及形成于所述氧化物层上的导电材料； 使用所述光刻胶作为掩模，蚀刻所述栅极以移除所述导电材料的一部分；以及使用所述光刻胶及所述导电材料作为掩模，注入一掺杂区至所述基板内，使得所述掺杂区自我对准所述栅极。
2.如权利要求I所述的方法，更包括形成所述氧化物层，使得所述氧化物层的第一侧比该氧化物层的第二侧要薄。
3.如权利要求2所述的方法，其中所述第一侧具有小于约:100411 —厚度，而所述第二侧所具有之一厚度至少是所述第一侧之厚度的五倍。
4.如权利要求I所述的方法，其中所述光刻胶的厚度小于约O.5微米。
5.如权利要求I所述的方法，其中注入一掺杂区的步骤包括用原子以距离所述基板之一主要表面小于90°的角度轰击所述基板。
6.如权利要求I所述的方法，其中注入一掺杂区的步骤持续进行直到所述基板之一掺杂浓度介于约IxlO13原子/平方厘米至5xl018原子/平方厘米之间为止。
7.—种制造晶体管的方法，包括 蚀刻栅极的一第一侧，所述栅极包含形成在基板上的氧化物层以及形成于所述氧化物层上的导电材料，所述蚀刻步骤移除所述导电材料的第一部分； 注入一掺杂区至所述基板内，使得所述掺杂区自我对准；以及 蚀刻所述栅极的第二侧，以移除所述导电材料的第二部分。
8.如权利要求7所述的方法，更包括成形所述氧化物层，使得所述氧化物层之第一侧比所述氧化物层之第二侧要薄。
9.如权利要求8所述的方法，其中所述第一侧具有一小于约100人的厚度，而所述第二侧所具有之一厚度至少是所述第一侧之厚度的五倍。
10.如权利要求7所述的方法，其中注入一掺杂区的步骤包括用原子以距离所述基板之一主要表面小于90°的角度轰击所述基板。
11.如权利要求7所述的方法，其中注入一掺杂区的步骤持续进行直到所述基板的掺杂浓度介于约IxlO13原子/平方厘米至5xl018原子/平方厘米之间为止。
12.—种制造晶体管的方法，包括 施用第一光刻胶于栅极上，所述栅极包含形成于基板上的氧化物层及形成于所述氧化物层上的导电材料； 使用所述第光刻胶作为掩模，蚀刻所述栅极之第一侧以移除所述导电材料的第一部分； 注入一掺杂区至所述基板内，使得所述掺杂区自我对准； 施用第二光刻胶于所述栅极上；以及 使用所述第二光刻胶作为掩模，蚀刻所述栅极之第二侧以移除所述导电材料的第二部分。
13.—种制造集成电路的方法，包括 于基板上形成多个LDMOS晶体管，每个LDMOS晶体管包含栅极氧化物层，所述栅极氧化物层包含第一侧及第二侧，所述第一侧靠近所述LDMOS晶体管的源极侧而所述第二侧靠近所述LDMOS晶体管的漏极侧，所述第一侧具有一小于约100人的厚度，而所述第二侧具有等于或大于约125A的一厚度； 于所述基板上形成多个CMOS晶体管，其中每个CMOS晶体管包含一栅极氧化物层；以及其中形成所述CMOS晶体管的所述栅极氧化物层的步骤与形成所述LDMOS晶体管的所述栅极氧化物层的所述第一侧的步骤是同时发生。
14.如权利要求13所述的方法，其中形成的所述CMOS晶体管的所述栅极氧化物层与所述LDMOS晶体管的所述栅极氧化物层的所述第一侧具有相同厚度。
15.如权利要求13所述的方法，其中所述第二侧的厚度至少是所述第一侧之厚度的五倍。
16.如权利要求13所述的方法，其中所述第一侧的厚度约70A或更小。
17.如权利要求16所述的方法，其中所述第一侧的厚度约35人或更小。
18.如权利要求13所述的方法，其中形成所述多个LDMOS晶体管的步骤包括沉积LDMOS栅极导体，而形成所述多个CMOS晶体管的步骤包括沉积CMOS栅极导体，并且所述LDMOS栅极导体与所述CMOS栅极导体是同时沉积。
19.如权利要求13所述的方法，其中所述LDMOS栅极导体与所述CMOS栅极导体包含多晶娃。
20.如权利要求13所述的方法，其中所述CMOS栅极的所述栅极氧化物层具有实质均匀
的厚度。
全文摘要
一种制造晶体管的方法，所述方法包括蚀刻栅极的第一侧，所述栅极包含形成在基板上的氧化物层及形成于所述氧化物层上的导电材料，所述蚀刻步骤移除所述导电材料的第一部分；注入掺杂区至所述基板内，使得所述掺杂区自我对准；以及蚀刻所述栅极的第二侧以移除所述导电材料的第二部分。
文档编号H01L21/336GK102859668SQ201180020699
公开日2013年1月2日 申请日期2011年3月24日 优先权日2010年3月30日
发明者马可·A·苏尼加 申请人:沃特拉半导体公司