三维半导体元件的制作方法
【技术领域】
[0001] 本发明是有关于一种三维半导体元件，且特别是有关于一种操作快速的垂直通道 式三维半导体元件。
【背景技术】
[0002] 非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电 源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被 提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平 面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与 非门（NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如 具单栅极（Single-Gate)的存储单元、双栅极（doublegate)的存储单元，和环绕式栅极 (surroundinggate)的存储单元等三维存储器元件。
[0003] 相关设计者无不期望可以建构出一三维存储器结构，不仅具有许多层叠层平面 (存储器层）而达到更高的储存容量，更具有优异的电子特性（例如具有良好的数据保存 可靠性和操作速度），使存储器结构可以被稳定和快速的如进行擦除和编程等操作。再者， NAND型闪存的页（Page)尺寸是与位线数目成比例。因此当元件尺寸缩小，不仅是成本降 低，其平行操作的增加也提高了元件的读写速度，进而达到更高的数据传输速度。以一般 的三维垂直通道式存储器元件为例，其具有更大的通孔尺寸可降低工艺上的困难度。但越 大的存储单元尺寸会造成较少的位线数目，较少的平行操作以及较慢的数据读写速度。而 传统的存储单元设计，一般是以一条选择线对同一列的存储单元进行选取，且同一行的存 储单元是对应一条位线。以16个存储单元串行（cellstrings)排列成4行和和4列，并 具有4条位线为例和4条选择线，每个存储单元串行是对应一条位线和一条选择线（如 SSL1/2/3/4)。如欲读取所有存储单元的数据，需选取选择线SSL1该列四个串行数据，之后 依序选取选择线SSL2、SSL3和SSL4以获得另外12个串行数据。必须循环操作4次，利 用选择线SSL1/2/3/4的选取，才能读取所有串行数据。再者，当选择线SSL1被选取和进 行操作时，其他对应选择线SSL2/3/4的存储单元串行也被施以相同的栅极偏压，而使栅 极受到干扰。此外，非选取串行（non-selectedstrings)也具有栅极偏压表示有不需要的 功率消耗（powerconsumption)存在。因此，传统的存储单元设计不仅具有较低的操作速 度，更具有较大的功率消耗和干扰。
【发明内容】
[0004] 本发明是有关于一种三维半导体元件。根据实施例的三维半导体元件，所有的存 储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度 (bandwidth)扩大，功率消耗（powerconsumption)下降，且读取存储单元时相邻存储单元 之间的干扰亦可减少。
[0005] 根据实施例，是提出一种三维半导体元件，三维半导体元件包括：多层存储器层 (memorylayers),垂直叠层于一基板上且此些存储器层相互平行；一选择线（selection line)，位于此些存储器层上方；多条位线（bitlines)，位于选择线上方，且此些位线相 互平行并垂直于选择线；多条串行（strings)垂直于此些存储器层和选择线，且此些串 行（strings)被电性连接至选择线；多个存储单元（cells)分别由此些串行、选择线和此 些位线定义，且此些存储单元是排列为具有一第一方向的多列（rows)及具有一第二方向 的多行（columns)，选择线是平行于第一方向，第一方向和第二方向的夹角为锐角，其中同 一行中相邻的此些存储单元被电性连接至不同的此些位线；以及一阶梯接触结构（stair contactstructure)，包括多个阶梯接触及多个导线，阶梯接触结构电性连接至此些存储 器层，各导线电性连接至各阶梯接触，且此些阶梯接触排列为具有一第三方向的多列及具 有一第四方向的多行，此些位线是平行于第四方向。其中此三维半导体元件满足以下条件： 1 <A< 10，1 <B< 30 ;其中，A为选择线中的此些存储单元的列的数目或A=a/XBpa为 沿第一方向的一存储单元节距，Χι为沿第一方向的一位线节距；及B为此些阶梯接触的行 的数目或B=YsC/YD，YsC为沿第四方向的一阶梯接触节距，YD为沿第四方向的一导线节距。
[0006] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下：
【附图说明】
[0007] 图1为一三维半导体元件的立体图。
[0008] 图2为本发明一实施例的三维半导体元件的存储单元设计的上视图。
[0009] 图3为本发明一实施例的三维半导体元件的简化上视图。
[0010] 图4为本发明一实施例的三维半导体元件的上视图。
[0011] 图5为沿图4的剖面线5-5'的剖面示意图。
[0012] 图6~图7为本发明一实施例的阶梯接触结构的立体图。
[0013]【符号说明】
[0014] 10:基板
[0015] 11:存储器层
[0016] 12、13、SSL:选择线
[0017] I5:串行
[0018] 151:通道层
[0019] 152:导电层
[0020] 16、160 :阶梯接触结构
[0021] 17:串行接触
[0022] 161 :阶梯接触
[0023] 163 :导线
[0024] 165:导电层
[0025] 167 :绝缘层
[0026] 170 :字符译码器
[0027]BL、BL1 ~BL20:位线
[0028]D1 :第一方向
[0029]D2:第二方向
[0030]D3:第三方向
[0031]D4:第四方向
[0032] D5 :第五方向
[0033]Column~Column4 :行
[0034]Rowl~Row5 :列
[0035] Θ1、Θ2:夹角
【具体实施方式】
[0036] 本发明的实施例是提出一种操作快速的三维半导体元件，例如一垂直通道式 (vertical-channel,VC)三维半导体元件。根据实施例的三维半导体元件，所有的存储 单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度 (bandwidth)扩大（增加），功率消耗（powerconsumption)下降，且读取存储单元时相邻 存储单元之间的干扰亦可减少。
[0037] 本发明可应用至多种不同存储单元排列方式的三维半导体元件例如垂直通道式 (vertical-channel,VC)三维半导体元件。图1为一三维半导体元件的立体图。三维半导体 元件包括多层存储器层（memorylayer) 11、至少一条或多条选择线（selectionline) 12、 多条位线（bitlines)BL、多条串行15、多个存储单元（memorycells)、以及一阶梯接触结 构16。
[0038] 如图1所示，多层存储器层11 (包括控制栅极）垂直叠层于一基板10上，且此些 存储器层11是相互平行。至少一条选择线12或多条选择线12位于存储器层11上方，且 此些选择线12是相互平行。多条位线BL是位于选择线12上方，且此些位线BL是相互平 行并垂直于选择线12。多条串行15是垂直于存储器层11和选择线12,且此些串行15被 电性连接至对应的选择线12。多个存储单元（cells)是分别由此些串行15、此或此些选择 线12和此些位线BLs定义，且这些存储单元是排列为为多列（rows)及多行（columns),其 中选择线12是平行于列的方向（rowdirection)。阶梯接触结构16电性连接至此些存储 器层11。
[0039] 三维半导体元件更可包括多个串行接触（stringcontacts) 17。串行接触17垂直 于存储器层11和选择线12,且每串行接触17的设置对应于存储单元的每串行15。串行接 触17被电性连接至对应的选择线12和对应的位线BL。
[0040] 三维半导体元件更可包括其它元件，例如选择线12是指上方选择线（upper selectlines,upperSG)，而存储器层11下方更有下方选择线（lowerselectlines, lowerSG) 13 的形成。
[0041] 图2为本发明一实施例的三维半导体元件的存储单元设计的上视图。如图2所示， 多个存储单元排列为具有一第一方向D1的多列及具有一第二方向D2的多行，选择线SSL 平行于第一方向D1，第一方向D1和第二方向D2的夹角θ1为锐角。根据本发明的实施例， 如图2所示，同一行中相邻的多个存储单元被电性连接至不同的位线BL。换言之，相邻列及 相邻行的存储单元是以未对准（中心偏移）（misaligned)的形式排列。
[0042] 如图2所示，实施例中，此些存储单元的每一串行15例如可包括一导电层 (conductive layer) 151以及一通道层（channel layer) 153,通道层153包围导电层(conductive layer) 151。然而本发明并不以此为限。
[0043] 一些实施例中，三维半导体元件更可包括多个串行接触17,且三维半导体元件更 可包括多个选择线，则串行接触17垂直于此些存储器层11和此些选择线，且每个串行接触 17的设置对应于存储单元11的每个串行15,此些串行接触17被电性连接至对应的选择线 和对应的位线BL。也就是说，相邻两列的串行接触17可以电性连接至多个选择线中的不同 选择线。或者，相邻数个列的串行接触17电性连接至一个对应的选择线，而相邻的另外数 个列的串行接触17电性连接至另一个对应的选择线。然而本发明并不以此为限。
[0044] 如图2所示，本实施例中，以三维半导体元件具有一个选择线SSL为例，串行接触 17垂直于此些存储器层11和此选择线SSL，且每个串行接触17的设置对应于存储单元11 的每个串行15,此些串行接触17被电性连接至此选择线SSL和对应的位线BL。
[0045] 换言之，本实施例中，至少两相邻列的串行接触17,例如相邻的五个列（Rowl~ R〇w5)的串行接触17被电性连接至一条选择线SSL。也就是说，根据本发明的实施例，不需 要形成许多的选择线来单独与每一列的存储单元相对应。
[0046] 根据实施例的设计，可以利用较少数目的选择线进行元件译码（decoding)，如此 可简化工艺和扩大工艺容许范围（processwindow)。
[0047] 实施例中，如图2所示，串行接触17的形状为圆形，但本发明对于串行接触17的 形状并不特别限制。串行接触17的形状可以是圆形、椭圆形、长方形或其他形状。
[0048] 根据一实施例，同一行中相邻的存储单元被电性连接至不同的位线。以图2的第1 行（Columnl)的存储单元为例，位于第1列（Rowl)和